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FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF

Patent code P110006013
File No. E086P06
Posted date Nov 28, 2011
Application number P2010-107768
Publication number P2011-238715A
Patent number P5154603
Date of filing May 7, 2010
Date of publication of application Nov 24, 2011
Date of registration Dec 14, 2012
Inventor
  • (In Japanese)金田 敏彦
  • (In Japanese)下田 達也
  • (In Japanese)宮迫 毅明
  • (In Japanese)▲徳▼光 永輔
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)セイコーエプソン株式会社
Title FIELD EFFECT TRANSISTOR AND MANUFACTURING METHOD THEREOF
Abstract PROBLEM TO BE SOLVED: To provide a field effect transistor (FET) that can be manufactured with significantly reduced raw material and manufacturing energy in comparison with a conventional FET.
SOLUTION: The FET comprises: an oxide conductor layer 140 including a source region 144 and a drain region 146, and a channel region 142; a gate electrode 120 controlling the conduction state of the channel region 142; and a gate insulating layer 130 provided between the gate region 120 and the channel region 142 and configured by a ferroelectric material. The layer of the channel region 142 is thicker than that of the source region 144 and the drain region 146. The oxide conductor layer 140 is formed using an emboss molding technique.
Outline of related art and contending technology (In Japanese)

図24は、従来の電界効果トランジスタ900を説明するために示す図である。
従来の電界効果トランジスタ900は、図24に示すように、ソース電極950及びドレイン電極960と、ソース電極950とドレイン電極960との間に位置するチャネル層940と、チャネル層940の導通状態を制御するゲート電極920と、ゲート電極920とチャネル層940との間に形成され、強誘電体材料からなるゲート絶縁層930とを備える。なお、図24において、符号910は絶縁性基板を示す。

従来の電界効果トランジスタ900においては、ゲート絶縁層930を構成する材料として、強誘電体材料(例えば、BLT(Bi4-xLaxTi3O12)、PZT(Pb(Zrx,Ti1-x)O3))が使用され、チャネル層940を構成する材料として、酸化物導電性材料(例えば、インジウム錫酸化物(ITO))が使用されている。

従来の電界効果トランジスタ900によれば、チャネル層を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。

従来の電界効果トランジスタは、図25に示す従来の電界効果トランジスタの製造方法により製造することができる。図25は、従来の電界効果トランジスタの製造方法を説明するために示す図である。図25(a)~図25(e)は各工程図であり、図25(f)は電界効果トランジスタ900の平面図である。

まず、図25(a)に示すように、表面にSiO2層が形成されたSi基板からなる絶縁性基板910上に、電子ビーム蒸着法により、Pt(40nm)及びTi(10nm)の積層膜からなるゲート電極920 を形成する。
次に、図25(b)に示すように、ゲート電極920の上方から、ゾルゲル法により、BLT(Bi3.25La0.75Ti3O12)又はPZT(Pb(Zr0.4Ti0.6)O3)からなるゲート絶縁層930(200nm)を形成する。
次に、図25(c)に示すように、ゲート絶縁層930上に、RFスパッタ法により、ITOからなるチャネル層940(5nm~15nm)を形成する。
次に、図25(d)に示すように、チャネル層940上に、電子ビーム蒸着法により、Pt(30nm)及びTi(30nm)を真空蒸着してソース電極950及びドレイン電極960を形成する。
次に、RIE法及びウェットエッチング法(HF:HCl混合液)により、素子領域を他の素子領域から分離する。
これにより、図25(e)及び図25(f)に示すような、電界効果トランジスタ900を製造することができる。

図26は、従来の電界効果トランジスタ900の電気特性を説明するために示す図である。なお、図26中、符号940aはチャネルを示し、符号940bは空乏層を示す。
従来の電界効果トランジスタ900においては、図26に示すように、ゲート電圧が3V(VG=3V)のときのオン電流が約10-4A、オン/オフ比が1×104、電界効果移動度μFEが10cm2/Vs、メモリウインドウが約2Vの値が得られている。

Field of industrial application (In Japanese)

本発明は、電界効果トランジスタ及びその製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
ソース領域及びドレイン領域並びにチャネル領域を含む酸化物導電体層と、
前記チャネル領域の導通状態を制御するゲート電極と、
前記ゲート電極と前記チャネル領域との間に形成され強誘電体材料又は常誘電体材料からなるゲート絶縁層とを備え、
前記チャネル領域の層厚は、前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄く、かつ
前記チャネル領域の層厚が前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄い前記酸化物導電体層は、型押し成形技術を用いて形成されたものであることを特徴とする
電界効果トランジスタ。

【請求項2】
 
記チャネル領域のキャリア濃度及び層厚は、前記電界効果トランジスタがオフ状態のときに、前記チャネル領域全体が空乏化するような値に設定され、かつ
前記チャネル領域のキャリア濃度は、1×1018cm-3~1×1021cm-3の範囲内にあり、
前記チャネル領域の層厚は、5nm~100nmの範囲内にあることを特徴とする
請求項1に記載の電界効果トランジスタ。

【請求項3】
 
ソース領域及びドレイン領域並びにチャネル領域を含む酸化物導電体層と、前記チャネル領域の導通状態を制御するゲート電極と、前記ゲート電極と前記チャネル領域との間に形成され強誘電体材料又は常誘電体材料からなるゲート絶縁層とを備え、前記チャネル領域の層厚は、前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄い電界効果トランジスタを製造するための電界効果トランジスタの製造方法であって、
前記チャネル領域の層厚が前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄い前記酸化物導電体層を、型押し成形技術を用いて形成することを特徴とする
電界効果トランジスタの製造方法。

【請求項4】
 
固体基板における一方の表面上に前記ゲート電極を形成する第1工程と、
強誘電体材料又は常誘電体材料の原料を含む溶液を前記固体基板における一方の表面上に塗布して強誘電体材料又は常誘電体材料の原料を含む膜を形成した後、熱処理を施すことにより、前記固体基板における一方の表面上に前記ゲート絶縁層を形成する第2工程と、
酸化物導電性材料の原料を含む溶液を前記ゲート絶縁層上に塗布することにより酸化物導電性材料の原料を含む膜を形成した後、前記ソース領域に対応する領域及び前記ドレイン領域に対応する領域よりも前記チャネル領域に対応する領域が凸となるように形成された凹凸型を用いて、前記酸化物導電性材料の原料を含む膜に対して型押し成形加工を行い、さらにその後、熱処理を施すことにより、前記ソース領域、前記ドレイン領域及び前記チャネル領域を形成する第3工程とをこの順序で含むことを特徴とする
請求項3に記載の電界効果トランジスタの製造方法。

【請求項5】
 
体基板における一方の表面上に前記ゲート電極を形成する第1工程と、
強誘電体材料又は常誘電体材料の原料を含む溶液を前記固体基板における一方の表面上に塗布して強誘電体材料又は常誘電体材料の原料を含む膜を形成した後、前記チャネル領域に対応する領域よりも前記ソース領域に対応する領域及び前記ドレイン領域に対応する領域が凸となるように形成された凹凸型を用いて前記強誘電体材料又は常誘電体材料の原料を含む膜に対して型押し成形加工を行い、さらにその後、熱処理を施すことにより、前記ソース領域に対応する領域及び前記ドレイン領域に対応する領域よりも前記チャネル領域に対応する領域が凸となるような構造を有する前記ゲート絶縁層を形成する第2工程と、
酸化物導電性材料の原料を含む溶液を前記固体基板における一方の表面上に塗布して酸化物導電性材料の原料を含む膜を形成した後、平坦型を用いて前記酸化物導電性材料の原料を含む膜に対して型押し加工を行い、さらにその後、熱処理を施すことにより、前記ソース領域、前記ドレイン領域及びチャネル領域を形成する第3工程とをこの順序で含むことを特徴とする
請求項3に記載の電界効果トランジスタの製造方法。

【請求項6】
 
記第3工程においては、型押し成形技術を用いて前記酸化物導電性材料の原料を含む膜の一部を除去することにより素子分離する工程を含むことを特徴とする
請求項3又は請求項4に記載の電界効果トランジスタの製造方法。

【請求項7】
 
記第1工程においては、前記ゲート電極を形成する部分にコンタクトプリンティング法を用いてめっき触媒物質を付着し、その後、当該めっき触媒物質が付着した領域に無電解めっきを施すことにより前記ゲート電極を形成することを特徴とする
請求項3又は請求項4に記載の電界効果トランジスタの製造方法。

【請求項8】
 
記第1工程においては、前記ゲート電極を形成する部分にコンタクトプリンティング法を用いて親液化処理を施し、その後、当該親液化処理を施した領域にゲート電極の原料を含むインクを供給し、さらにその後、熱処理を施すことにより前記ゲート電極を形成することを特徴とする
請求項3又は請求項4に記載の電界効果トランジスタの製造方法。

【請求項9】
 
体基板における一方の表面上に、酸化物導電性材料の原料を含む溶液を塗布することにより酸化物導電性材料の原料を含む膜を形成した後、前記ソース領域に対応する領域及び前記ドレイン領域に対応する領域よりも前記チャネル領域に対応する領域が凸となるように形成された凹凸型を用いて、前記酸化物導電性材料の原料を含む膜に対して型押し成形加工を行い、さらにその後、熱処理を施すことにより、前記ソース領域、前記ドレイン領域及び前記チャネル領域を形成する第1工程と、
強誘電体材料又は常誘電体材料の原料を含む溶液を前記固体基板における一方の表面上に塗布して強誘電体材料又は常誘電体材料の原料を含む膜を形成した後、平坦型を用いて前記強誘電体材料又は常誘電体材料の原料を含む膜に対して型押し加工を行い、さらにその後、熱処理を施すことにより、前記ゲート絶縁層を形成する第2工程と、
前記ゲート絶縁層上に、前記ゲート電極を形成する第3工程とをこの順序で含むことを特徴とする
請求項3に記載の電界効果トランジスタの製造方法。

【請求項10】
 
記第1工程においては、型押し成形技術を用いて前記酸化物導電性材料の原料を含む膜の一部を除去することにより素子分離する工程を含むことを特徴とする
請求項9に記載の電界効果トランジスタの製造方法。

【請求項11】
 
記第3工程においては、前記ゲート電極を形成する部分に、コンタクトプリンティング法を用いてめっき触媒物質を付着し、その後、当該めっき触媒物質が付着した領域に無電解めっきを施すことにより前記ゲート電極を形成することを特徴とする
請求項9に記載の電界効果トランジスタの製造方法。

【請求項12】
 
記第3工程においては、前記ゲート電極を形成する部分にコンタクトプリンティング法を用いて親液化処理を施し、その後、当該親液化処理を施した領域にゲート電極の原料を含む原料を含むインクを供給し、さらにその後、熱処理を施すことにより前記ゲート電極を形成することを特徴とする
請求項9に記載の電界効果トランジスタの製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2010107768thum.jpg
State of application right Registered
Reference ( R and D project ) ERATO SHIMODA Nano-Liquid Process AREA
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