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FERROELECTRIC MATERIAL LAYER MANUFACTURING METHOD, THIN FILM TRANSISTOR AND PIEZOELECTRIC INKJET HEAD

Patent code P110006071
File No. E086P17
Posted date Dec 12, 2011
Application number P2010-118857
Publication number P2011-249432A
Patent number P5154605
Date of filing May 24, 2010
Date of publication of application Dec 8, 2011
Date of registration Dec 14, 2012
Inventor
  • (In Japanese)下田 達也
  • (In Japanese)▲徳▼光 永輔
  • (In Japanese)金田 敏彦
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)セイコーエプソン株式会社
Title FERROELECTRIC MATERIAL LAYER MANUFACTURING METHOD, THIN FILM TRANSISTOR AND PIEZOELECTRIC INKJET HEAD
Abstract PROBLEM TO BE SOLVED: To provide a method for manufacturing a ferroelectric material layer, by which electrical properties of a ferroelectric material layer (e.g. a high residual polarization property and a low leak current property) can be improved further.
SOLUTION: The ferroelectric material layer manufacturing method includes a first step for preparing a sol-gel solution which will make ferroelectric material by thermal treatment, a second step for coating a substrate with the sol-gel solution thereby to form a precursor composition layer of the ferroelectric material, a third step for drying the precursor composition layer at a first temperature within a range of 120-250°C, a fourth step for heating the precursor composition layer to a second temperature within a range of 150-300°C, which is higher than the first temperature, and in this condition, performing an impressing work on the precursor composition layer, and a fifth step for performing a heat treatment on the precursor composition layer at a third temperature higher than the second temperature thereby to form a ferroelectric material layer from the precursor composition layer, in this order.
Outline of related art and contending technology (In Japanese)

図25は、従来の薄膜トランジスタ900を説明するために示す図である。
従来の薄膜トランジスタ900は、図25に示すように、ソース電極950及びドレイン電極960と、ソース電極950とドレイン電極960との間に位置するチャネル層940と、チャネル層940の導通状態を制御するゲート電極920と、ゲート電極920とチャネル層940との間に形成され、強誘電体材料層からなるゲート絶縁層930とを備える。なお、図25において、符号910は絶縁性基板を示す。

従来の薄膜トランジスタ900においては、ゲート絶縁層930を構成する材料として、強誘電体材料(例えば、BLT(Bi4-xLaxTi3O12)、PZT(Pb(Zrx,Ti1-x)O3))が使用され、チャネル層940を構成する材料として、酸化物導電性材料(例えば、インジウム錫酸化物(ITO))が使用されている。

従来の薄膜トランジスタ900によれば、チャネル層を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。

従来の薄膜トランジスタは、図26に示す従来の薄膜トランジスタの製造方法により製造することができる。図26は、従来の薄膜トランジスタの製造方法を説明するために示す図である。図26(a)~図26(e)は各工程図であり、図26(f)は薄膜トランジスタ900の平面図である。

まず、図26(a)に示すように、表面にSiO2層が形成されたSi基板からなる絶縁性基板910上に、電子ビーム蒸着法により、Ti(10nm)及びPt(40nm)の積層膜からなるゲート電極920 を形成する。
次に、図26(b)に示すように、ゲート電極920の上方から、ゾルゲル法により、強誘電体材料層(例えば、BLT(Bi3.25La0.75Ti3O12)又はPZT(Pb(Zr0.4Ti0.6)O3)。)からなるゲート絶縁層930(200nm)を形成する。
次に、図26(c)に示すように、ゲート絶縁層930上に、RFスパッタ法により、ITOからなるチャネル層940(5nm~15nm)を形成する。
次に、図26(d)に示すように、チャネル層940上に、電子ビーム蒸着法により、Ti(30nm)及びPt(30nm)を真空蒸着してソース電極950及びドレイン電極960を形成する。
次に、RIE法及びウェットエッチング法(HF:HCl混合液)により、素子領域を他の素子領域から分離する。
これにより、図26(e)及び図26(f)に示すような、薄膜トランジスタ900を製造することができる。

図27は、従来の薄膜トランジスタ900の電気特性を説明するために示す図である。なお、図27中、符号940aはチャネルを示し、符号940bは空乏層を示す。
従来の薄膜トランジスタ900においては、図27に示すように、ゲート電圧が3V(VG=3V)のときのオン電流として約10-4A、オン/オフ比として1×104、電界効果移動度μFEとして10cm2/Vs、メモリウインドウとして約2Vの値が得られている。

Field of industrial application (In Japanese)

本発明は、強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッドに関する。

Scope of claims (In Japanese)
【請求項1】
 
熱処理することにより強誘電体材料となるゾルゲル溶液を準備する第1工程と、
基材上に前記ゾルゲル溶液を塗布することにより、前記強誘電体材料の前駆体組成物層を形成する第2工程と、
前記前駆体組成物層を120℃~250℃の範囲内にある第1温度で乾燥させる第3工程と、
前記前駆体組成物層を前記第1温度よりも高く、かつ、150℃~300℃の範囲内にある第2温度に加熱した状態で前記前駆体組成物層に対して型押し加工を施す第4工程と、
前記前駆体組成物層を前記第2温度よりも高い第3温度で熱処理することにより、前記前駆体組成物層から強誘電体材料層を形成する第5工程とをこの順序で含むことを特徴とする強誘電体材料層の製造方法。

【請求項2】
 
請求項1に記載の強誘電体材料層の製造方法において、
前記第1温度は、120℃~200℃の範囲内にあり、
前記第2温度は、前記第1温度よりも高く、かつ、175℃~300℃の範囲内にあることを特徴とする強誘電体材料層の製造方法。

【請求項3】
 
請求項1又は2に記載の強誘電体材料層の製造方法において、
前記第4工程においては、1MPa~20MPaの範囲内にある圧力で型押し加工を施すことを特徴とする強誘電体材料層の製造方法。

【請求項4】
 
ソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間に位置するチャネル層と、
前記チャネル層の導通状態を制御するゲート電極と、
前記ゲート電極と前記チャネル領域との間に形成され強誘電体材料からなるゲート絶縁層とを備える薄膜トランジスタであって、
前記ゲート絶縁層は、請求項1~3のいずれかに記載の強誘電体材料層の製造方法を用いて形成されたものであることを特徴とする薄膜トランジスタ。

【請求項5】
 
ソース領域及びドレイン領域並びにチャネル領域を含む酸化物導電体層と、前記チャネル領域の導通状態を制御するゲート電極と、前記ゲート電極と前記チャネル領域との間に形成され強誘電体材料からなるゲート絶縁層とを備え、前記チャネル領域の層厚が、前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄い薄膜トランジスタであって、
前記ゲート絶縁層は、請求項1~3のいずれかに記載の強誘電体材料層の製造方法を用いて形成されたものであることを特徴とする薄膜トランジスタ。

【請求項6】
 
請求項5に記載の薄膜トランジスタにおいて、
前記チャネル領域の層厚が前記ソース領域の層厚及び前記ドレイン領域の層厚よりも薄い前記酸化物導電体層は、型押し成形技術を用いて形成されたものであることを特徴とする薄膜トランジスタ。

【請求項7】
 
請求項5又は6に記載の薄膜トランジスタにおいて、
前記チャネル領域のキャリア濃度及び層厚は、前記薄膜トランジスタがオフ状態のときに、前記チャネル領域全体が空乏化するような値に設定され、かつ
前記チャネル領域のキャリア濃度は、1×1015cm-3~1×1021cm-3の範囲内にあり、
前記チャネル領域の層厚は、5nm~100nmの範囲内にあることを特徴とする薄膜トランジスタ。

【請求項8】
 
キャビティ部材と、
前記キャビティ部材の一方側に取り付けられ、圧電体層が形成された振動板と、
前記キャビティ部材の他方側に取り付けられ、ノズル孔が形成されたノズルプレートと、
前記キャビティ部材、前記振動板及び前記ノズルプレートによって画成されるインク室とを備える圧電式インクジェットヘッドであって、
前記圧電体層は、請求項1~3のいずれかに記載の強誘電体材料層の製造方法を用いて形成されたものであることを特徴とする圧電式インクジェットヘッド。
IPC(International Patent Classification)
F-term
Drawing

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JP2010118857thum.jpg
State of application right Registered
Reference ( R and D project ) ERATO SHIMODA Nano-Liquid Process AREA
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