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SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREFOR meetings foreign

Patent code P120006815
File No. 10102
Posted date Mar 6, 2012
Application number P2011-111883
Publication number P2012-243918A
Patent number P5804494
Date of filing May 18, 2011
Date of publication of application Dec 10, 2012
Date of registration Sep 11, 2015
Inventor
  • (In Japanese)大村 一郎
  • (In Japanese)松本 泰明
  • (In Japanese)津田 基裕
  • (In Japanese)附田 正則
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREFOR meetings foreign
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor device which realizes low loss of a rectifying element by reducing the average value of forward voltage drop, and to provide a driving method therefor.
SOLUTION: In the semiconductor device of diode structure where a p-type layer 7, an i-layer 1 and an n-type layer 2 are formed in order between an anode electrode 9 and a cathode electrode 3, a second n-type layer 8 is formed in parallel with the p-type layer 7 on the anode electrode 9 side, and a gate drive circuit 10 for switching the anode electrode 9 side to either the p-type layer 7 or the second n-type layer 8 is provided in a forward bias. A gate electrode 5 has a trench structure 4 which is in contact with the p-type layer 7, a second p-type layer 6 and the second n-type layer 8, and an insulating film 4a and an electrode are provided in the trench. The gate electrode 5 forms p-type and n-type channels on the trench surface depending on a gate voltage applied from the gate drive circuit 10.
Outline of related art and contending technology (In Japanese)

家庭で使われる多くの電化製品には交直変換用の整流回路が組み込まれており、その中のダイオードブリッジ回路の部分には整流用素子としてバイポーラ素子であるシリコンPiNダイオードが多く使われている。PiNダイオードは、図15に示すように、アノード電極21側の高濃度p型層(ホールの注入手段)23と、カソード電極22側の高濃度n型層(電子の注入手段)24とで、低濃度n型層(i層)25を挟み込む構造をしている。

逆方向バイアス時には逆方向電圧のほとんどは抵抗値の高い低濃度n型層であるi層25に印加されるのでPiNダイオードは大きな逆電圧耐量を持つ。順方向バイアス時には高濃度p型層23及び高濃度n型層24からi層25にキャリアが注入されi層25内に蓄積される。これにより、i層25内の伝導度が変調され(導通に十分なキャリアが蓄積され)導通状態に至る。導通時のキャリアの分布の様子を、図16の模式図に示す。図16から分かるように、導通時はi層25内に多くのキャリアが蓄積され低抵抗となっているためi層25部分での電圧降下は低く抑えられる。

しかし、低濃度n型層であるi層25と高濃度p型層23との間にはPN接合が存在している。このPN接合に相当する電圧降下がPiNダイオードの順方向電圧降下の大半を占めており、順方向バイアス時に閾値電圧として存在し続ける(図17参照)。そのため、従来のPiNダイオードではこの順方向電圧降下分の電力が損失として導通期間中生じるという問題がある。このことはPiNダイオードを包含する整流回路のエネルギー効率が悪化するという問題にも繋がる。

一方でショットキーバリアダイオードに代表されるようなユニポーラ素子の場合、電流の経路中にPN接合は存在しないが、これに相当する電圧降下は存在し、さらにi層中は導通時もバイポーラ素子に比べ高抵抗となるので、この部分における電圧降下が大きくなるという問題がある。

以上に述べたような従来の整流用半導体素子の問題点を解決する方法の理論モデルが非特許文献1に示されている。この方法の骨子は従来のバイポーラ素子にユニポーラ素子としての動作を組み込むことにある。すなわち、図18に示すように、アノード電極31側のホール注入手段33と、カソード電極32側の電子注入手段34とで、高抵抗半導体層35を挟み込んだバイポーラ素子構造のホール注入手段33と並列に電子排出手段36を設け、ホール注入手段33と電子排出手段36にホール注入制御手段37と電子排出制御手段38をそれぞれ設け、ホール注入制御手段37と電子排出制御手段38を交互に切り替える信号発生手段39を設けたものである。具体的には、図19に示すように、通常のPiNダイオード構造のアノード電極21側に、p型層23の外側にn型層26を追加した構造である。そして、順方向バイアス中に外部に接続したスイッチング回路27によってアノード電極21側をp型層23とn型層26とに切り替える。この半導体素子では、p型層23が選択されているときは従来のPiNダイオードと同様のバイポーラ素子として動作し、n型層26が選択されているときは電流の経路上にPN接合が存在しない、ユニポーラ素子として動作する。

この方法を用いることでi層25にキャリアを注入する合間に、PN接合を介さない電気伝導を行うことができ、その期間だけバイポーラ素子と比較し順方向電圧降下を低減できる。結果として順方向電圧降下の平均値が低減でき、導通損失を低減できる。

しかし、この公知例で使用されている半導体装置は理論モデルであり、そのため電極を3方向から出す必要がある、スイッチング回路のスイッチに理想スイッチを使う必要がある、など実用性に乏しいという問題がある。

Field of industrial application (In Japanese)

本発明は、低損失なダイオード構造の半導体装置及びその駆動方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
アノード電極とカソード電極との間に、p型層と、i層と、n型層とを順に形成したダイオード構造の半導体装置PiNダイオードにおいて、前記アノード電極側の前記p型層内に、同p型層に接する絶縁膜を周囲に有するトレンチ構造のゲート電極を形成し、前記トレンチ構造によりp型領域とp型エミッタ層に二分された前記p型層の前記p型エミッタ層の内部に、前記トレンチ構造の絶縁膜に沿うように第2n型エミッタ層を形成し、前記第2n型エミッタ層と前記i層との間に、前記トレンチ構造の絶縁膜に沿うように前記p型エミッタ層を形成し、かつ前記p型エミッタ層と前記第2n型エミッタ層の両方の端部が前記アノード電極に接するように形成し、前記トレンチ構造により二分されたp型層の前記p型領域は前記アノード電極とは接しない構造としたことを特徴とする半導体装置。

【請求項2】
 
前記ゲート電極側に前記p型エミッタ層と前記第2n型エミッタ層の両方を有し、前記カソード電極と前記アノード電極との間に順方向バイアスを印加中に、前記ゲート電極に前記アノード電極側を前記p型エミッタ層と前記第2n型エミッタ層のいずれかに切り替えるゲート電圧を印加するゲート駆動回路を備えた請求項1記載の半導体装置。

【請求項3】
 
前記ゲート電極は、ゲート駆動回路から印加するゲート電圧に応じてp型及びn型のチャネルを前記トレンチ構造の、前記p型エミッタ層及び第2n型エミッタ層に接する側の絶縁膜の表面に形成するものである請求項1または2記載の半導体装置。

【請求項4】
 
請求項1から3のいずれかに記載の半導体装置を基本構成単位とし、この基本構成単位の少なくとも2個を、前記アノード電極の端部と前記カソード電極の端部間を結ぶ線のうちの前記第2n型エミッタ層が接する側の線を軸にして線対称に反転させて組み合わせた構造を有する半導体装置。

【請求項5】
 
前記基本構成単位を、3個以上組み合わせた請求項4記載の半導体装置。

【請求項6】
 
請求項1から3のいずれかの項に記載の半導体装置のアノード電極とカソード電極、n型層とp型層を入れ替えた半導体装置。

【請求項7】
 
アノード電極とカソード電極との間に、p型層と、i層と、n型層とを順に形成したダイオード構造の半導体装置PiNダイオードにおいて、前記アノード電極側の前記p型層内に、同p型層に接する絶縁膜を周囲に有するトレンチ構造のゲート電極を形成し、前記トレンチ構造によりp型領域とp型エミッタ層に二分された前記p型層の前記p型エミッタ層の内部に、前記トレンチ構造の絶縁膜に沿うように第2n型エミッタ層を形成し、前記第2n型エミッタ層と前記i層との間に、前記トレンチ構造の絶縁膜に沿うように前記p型エミッタ層を形成し、かつ前記p型エミッタ層と前記第2n型エミッタ層の両方の端部が前記アノード電極に接するように形成し、前記トレンチ構造により二分されたp型層の前記p型領域は前記アノード電極とは接しない構造とした半導体装置の駆動方法であって、前記ゲート電極に負の電圧を印加する第1の動作モードと、前記ゲート電極に正の電圧を印加する第2の動作モードを所定周期で交互に繰り返すことを特徴とする半導体装置の駆動方法。

【請求項8】
 
ゲート駆動の抵抗値とゲート容量の積より決まるゲート充放電時間を、前記第1の動作モードと第2の動作モードの繰り返し周期よりも短く設定することを特徴とする請求項7記載の半導体装置の駆動方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2011111883thum.jpg
State of application right Registered
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