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FREQUENCY MULTIPLIER

Patent code P120007844
File No. WASEDA-1131
Posted date Aug 7, 2012
Application number P2010-266180
Publication number P2012-119819A
Patent number P5646302
Date of filing Nov 30, 2010
Date of publication of application Jun 21, 2012
Date of registration Nov 14, 2014
Inventor
  • (In Japanese)吉増 敏彦
  • (In Japanese)柴田 貴行
Applicant
  • (In Japanese)学校法人早稲田大学
  • (In Japanese)株式会社デンソー
Title FREQUENCY MULTIPLIER
Abstract PROBLEM TO BE SOLVED: To provide a frequency multiplier that enables circuit miniaturization.
SOLUTION: An input circuit 10 is connected between an input node 1 and an intermediate node A, and generates from a predetermined input signal input into the input node 1 an intermediate signal including an input signal frequency and an n-multiple frequency thereof and outputs it to the intermediate node A. An output circuit 20 has a predetermined input impedance for the intermediate node A. A resonance circuit 6 has a series-connected configuration of an inductor 4 and a capacitor 5, and is connected in parallel with the intermediate node A. The resonance circuit 6 has a resonance frequency matched to the input signal frequency, and an output impedance matched to the input impedance of the output circuit 20.
Outline of related art and contending technology (In Japanese)

従来の周波数逓倍器は、トランジスタ(Field Effect Transister(略してFET)やバイポーラ・トランジスタなど)を用いて、そのトランジスタのコモン端子を接地し、さらにトランジスタをピンチオフ付近で動作させることにより、トランジスタが有する非線形性を利用して高周波を発生させる構成が一般的である。

図7は、FETを用いた従来の周波数逓倍器の回路構成例である。図7は、特許文献1に記載のマイクロ波周波数逓倍器(特許文献1の実施例1参照)に、一般的によく用いられる増幅器を接続した回路である。図7において、周波数逓倍器は、ソース接地したFET 10、入力整合回路30、出力整合回路40、及びFET 10の出力端子を基本波で短絡するためのスタブ回路50を具備している。FET 10をピンチオフ付近で動作させると、その出力電流波形は半波整流波状となり、入力周波数の偶数次の高周波を多く含む出力スペクトルとなる。これらの出力スペクトルの中で最も出力電力が大きいには2倍波である。従って、図7の回路に基本波を入力すると、2倍の周波数を有する出力信号が得られる。

以下、図7を参照しながら、従来の回路例の動作を詳細に説明する。FET 10のソースは接地され、ゲートと入力ノード1との間には、入力インピーダンス整合回路30として伝送線路L1,L2,L3が接続されている。また、FET 10のドレイン端子9には、基本波の抑圧回路としての先端オープンのスタブ回路50が接続され、その次段には伝送線路L5,L6,L7がインピーダンス整合回路70を構成している。FET 20は、増幅器を構成するトランジスタであり2倍波で利得を有する。整合回路60は伝送線路L8,L9,L10で構成され、増幅器の一部であり、FET 20の出力インピーダンスを負荷(一般的に50Ω)に整合する。また、FET 10とFET 20の間にあるDCカットキャパシタ7は、直流成分のカットの目的で接続されている。スタブ回路50は、基本はで1/4波長の長さとなる先端オープンのスタブである。このスタブ回路は2倍波では1/2波長と成るため、2倍波ではオープンとなり、2倍波を出力端子から取り出す際には、インピーダンスに影響を与えない。

しかしながら、基本波で1/4波長となるスタブ回路は長いため、回路の小型化が困難である。例えば、基本波が1GHzで周波数逓倍器をSi基板上に構成する場合を考えると、その長さは20mm程度にもなる。

このスタブ回路を小型化した回路構成については、特許文献1の実施例3に開示されている。図8は、特許文献1の実施例3に開示された従来の周波数逓倍器の回路構成例である。ここで、FET 10のドレイン端子9には、インダクタ804と容量805が接続されており、基本波で共振するように設計されている。インダクタ804と容量805で構成される共振器820の共振周波数frは、次式(1)で表される。

【数1】
(省略)

この回路においては、インダクタは300μm~400μm程度のサイズであり、容量はインダクタよりも小さいサイズで実現可能である。しかしながら、共振回路820の後段に、インダクタ806と容量807からなるインピーダンス整合回路840が必要であることで、小型化はやはり困難である。

Field of industrial application (In Japanese)

本発明は、主に通信器に使用される周波数逓倍器に関する。

Scope of claims (In Japanese)
【請求項1】
 
入力ノードと中間ノードの間に接続され、前記入力ノードに入力される所定の入力信号に対し、その入力信号の周波数及びそのn倍(nは偶数)の周波数を含む中間信号を生成し前記中間ノードに出力する入力回路を備え、
前記中間ノードが所定の入力インピーダンスを有する出力回路と接続される周波数逓倍器であって、
インダクタ及びキャパシタが直列接続された構成を有し、前記中間ノードに並列に接続された共振回路を具備し、
前記共振回路は、その共振周波数が前記入力信号の周波数と一致し、且つその出力インピーダンスが前記出力回路の入力インピーダンスに整合し
前記入力回路は、前記入力ノードから入力される前記入力信号を半波整流することにより、前記入力信号の周波数及びそのn倍(nは整数)の周波数を含む中間信号を生成する半波生成回路であって、2個のバイポーラ・トランジスタ又は2個の電界効果トランジスタにより構成された差動増幅器の差動出力側の両端子を短絡して出力端子とした構成を有していることを特徴とする周波数逓倍器。
IPC(International Patent Classification)
Drawing

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JP2010266180thum.jpg
State of application right Registered
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