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RING OSCILLATOR

Patent code P120007861
File No. S2011-0335
Posted date Aug 15, 2012
Application number P2011-008850
Publication number P2012-151662A
Patent number P6083586
Date of filing Jan 19, 2011
Date of publication of application Aug 9, 2012
Date of registration Feb 3, 2017
Inventor
  • (In Japanese)三浦幸也
  • (In Japanese)佐藤康夫
  • (In Japanese)梶原誠司
Applicant
  • Tokyo Metropolitan University
  • Kyushu Institute of Technology
Title RING OSCILLATOR
Abstract PROBLEM TO BE SOLVED: To solve the problem in which: since ring oscillators embedded in semiconductor integrated circuits such as LSI do not have dedicated power switches, some constituent MOS transistors remain energized even during non-oscillation and a resultant characteristic deterioration causes a gradually increased oscillation period of the ring oscillator.
SOLUTION: An odd number of NAND circuits comprising MOS transistors and functioning as inversion gates are sequentially connected such that output terminals are connected to first input terminals of the other NAND circuits to form a ring as a whole. An oscillation output is taken out from the output terminal of one arbitrary NAND circuit. An oscillation control input terminal 20 for inputting a signal to control oscillation or non-oscillation is connected to a second input terminal of each NAND circuit.
Outline of related art and contending technology (In Japanese)

リング発振器は、入力を反転した出力を出すゲート回路を、奇数段リング状に接続して構成した発振器である。この発振器はしばしばLSI等の半導体集積回路中に作り込まれ、半導体集積回路中の他の回路へクロック信号を提供するのに用いられる。また、ゲート回路の遅延時間測定や、LSIの製造ばらつきをモニターする回路や、温度計測回路等にも用いられたりしている。

図6はそのような従来のリング発振器の第1の例を示している。図6において、1~5はNAND回路、6は発振制御入力端子、7は配線、8は出力端子である。使用されているゲート回路は2入力NAND回路であり、全部で奇数個用いられている。各NAND回路の一方の入力端子Aは、前段のNAND回路の出力端子Cと接続するというようにして、全体としてリング状となるよう構成されている。
そして、NAND回路1の他方の入力端子Bは発振制御入力端子6と接続され、他のNAND回路2~5の入力端子Bは、それぞれ自分の入力端子Aに接続される。発振出力を取り出す出力端子8は、任意のNAND回路の出力端子Cに接続される。

図中に記している論理値1,0は、このリング発振器が発振していない時の値である。即ち、発振制御入力端子6に、発振させない(非発振)との制御信号である信号値0が与えられている時の値である。
NAND回路1の入力端子Bに0が入力されていると、他方の入力端子Aへの入力が1でも0でも、出力端子Cの値は1となる。その後に続く各NAND回路(インバータ)2~5の出力は、各入力を反転した出力となるから、0,1,0,1と続き、最終の奇数段のNAND回路5の出力は1となる。NAND回路5の出力1はNAND回路1の入力端子Aに入力されるが、これが入力されてもNAND回路1の出力は1のままである。従って非発振時には、図中に記した値を保ったままの状態で安定している。

発振させる時には、発振制御入力端子6に入力する発振制御信号を1とする。すると、NAND回路1の入力端子A,Bの値は両方とも1となるから、NAND回路1の出力の値は0となる。その後に続く各NAND回路2~5の出力は各入力を反転した出力となるから、1,0,1,0と続き、最終の奇数段の出力は0となる。
その0がNAND回路1の入力端子Aに入力されると、他方の入力端子Bの値は1のままであるから、出力は1と変る。従って、それ以後の各段の出力は各入力を反転した出力となり、0,1,0,1と続き、最終の奇数段の出力は1と変る。

つまり、発振状態にされると、論理信号が各段で反転しながら次々と伝播して行くが、ゲート回路は全部で奇数段であるので、リング状の段を1周して元へ戻った時の出力は、前回の反転出力となっている。従って、次の段以降のゲート回路の出力もまた次々と反転し、結局、発振状態にされている間中、各段の出力は1になったり0になったりするのを繰り返し続ける。この出力が出力端子8より取り出され、クロック信号等として利用される。
1個のゲート回路において、入力された時から反転出力が出る時までの遅延時間は、そのゲート回路の伝播遅延時間と呼ばれる。その時間をtpdとすると、出力端子8からの発振出力が1→0あるいは0→1と反転するには、信号がゲート回路を次々と伝播してリングを1周して来る必要があるから、ゲート回路がn段(nは奇数)あれば、tpd×nの時間がかかる。これで半周期である。1周期Tはその2倍であるから、Tは次式で表される。
T=2×tpd×n

図7は従来のリング発振器の第2の例である。符号は図6のものに対応し、10は発振制御入力端子、11~15はNAND回路、16は入力端子、17,18は配線、19は出力端子、A,Bは入力端子、Cは出力端子である。
使用されているゲート回路は2入力NAND回路であり、全部で奇数個用いられている。各NAND回路の一方の入力端子Aは、前段のNAND回路の出力端子Cと接続するというようにして、全体としてリング状となるよう構成されている。

NAND回路11の他方の入力端子Bは発振制御入力端子10と接続され、他のNAND回路12~15の入力端子Bは、配線18を経て入力端子16と接続されている。入力端子16からは、論理値1の信号が常に与えられている。2入力NAND回路の一方の入力端子に論理値1が与えられたままにされると、そのNAND回路はインバータとして機能する。従って、NAND回路12~15はインバータとして働いている。
なお、発振出力を取り出す出力端子19は、任意のNAND回路の出力端子Cに接続される。

図中に記している論理値1,0は、このリング発振器が発振していない時の値である。発振させたい時には、発振制御入力端子10への信号値を1とする。
各ゲートにおける非発振時の動作および発振時の動作は、図6に記した例とほぼ同様であるので、その説明は省略する。
なお、リング発振器に関する特許文献としては、例えば次のようなものがある。

Field of industrial application (In Japanese)

本発明は、リング発振器に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
MOSトランジスタで構成され2以上の入力端子を有し非発振時に2以上の入力の論理積若しくは論理和を否定した出力を出す反転ゲートとして機能する奇数個のゲート回路が、1つのゲート回路の出力端子と他の1つのゲート回路の第1の入力端子とを接続するというように順次接続され、全体としてリング状となるようにされ、任意の1つのゲート回路の出力端子から発振出力を取り出すよう構成されたリング発振器において、
ゲート回路の1つに3入力ゲート回路を用い、
発振または非発振を制御するための発振制御信号を入力する発振制御入力端子を、各ゲート回路の第2の入力端子と接続し、
発振開始信号を入力する発振開始信号端子を前記3入力ゲート回路の第3の入力端子に接続し、
ゲート回路中にあって発振時にオンオフして発振出力を生ぜしめるのに寄与する2つのMOSトランジスタのうちの一方が、非発振時にはオフ状態となるよう前記発振制御信号が印加される構成とし、
発振を指示する発振制御信号が入力された後、発振開始信号が入力されることにより発振が開始されるようにしたリング発振器。

【請求項2】
 
1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては2入力NAND回路を用いて構成した請求項1記載のリング発振器。

【請求項3】
 
1つの3入力ゲート回路としては3入力NOR回路を用い、それ以外のゲート回路としては2入力NOR回路を用いて構成した請求項1記載のリング発振器。

【請求項4】
 
1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては2入力ExOR回路を用い、
該ExOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成した請求項1記載のリング発振器。

【請求項5】
 
1つの3入力ゲート回路としては3入力NOR回路を用い、それ以外のゲート回路としては2入力ExNOR回路を用い、
該ExNOR回路にあっては第1の入力端子としてトランスファーゲート部を経て出力端子と接続されている方の入力端子を選定し、第2の入力端子としてはそうでない方の入力端子を選定して構成した請求項1記載のリング発振器。

【請求項6】
 
1つの3入力ゲート回路としては3入力NAND回路を用い、それ以外のゲート回路としては4入力OR-NAND回路を用い、
該4入力OR-NAND回路にあっては
その2つの入力端子を一括して第2の入力端子とし、
他の1つの入力端子を第1の入力端子とし、
残る1つの入力端子は発振制御信号を反転するインバータを介して発振制御入力端子と接続されている請求項1記載のリング発振器。
IPC(International Patent Classification)
F-term
Drawing

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JP2011008850thum.jpg
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