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NONVOLATILE SEMICONDUCTOR STORAGE ELEMENT, AND METHOD OF MANUFACTURING THE SAME meetings

Patent code P120008134
File No. 08037
Posted date Nov 1, 2012
Application number P2008-306887
Publication number P2010-129990A
Patent number P5578641
Date of filing Dec 1, 2008
Date of publication of application Jun 10, 2010
Date of registration Jul 18, 2014
Inventor
  • (In Japanese)中島 安理
Applicant
  • (In Japanese)国立大学法人広島大学
Title NONVOLATILE SEMICONDUCTOR STORAGE ELEMENT, AND METHOD OF MANUFACTURING THE SAME meetings
Abstract PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage element which has a simple structure, is reducible in element size and suitable to high integration, and hardly has a defect.
SOLUTION: The nonvolatile semiconductor storage element 10 stores data of one bit or multiple bits, and includes: a source region 12 and a drain region 13 arranged across a channel region 14; gate insulating films 15 and 18; a plurality of floating gate electrodes 16 and 17 buried in a protective insulating film 20, arranged side by side on the channel region 14, and opposed to neither the source region 12 nor the drain region 13; and a control gate 19 arranged on the gate insulating films 15 and 18 opposite the channel region 14. The floating gate electrodes 16 and 17 are physically or electrically as large as or larger than the channel width.
Outline of related art and contending technology (In Japanese)

不揮発性の半導体記憶素子として、他から絶縁された浮遊ゲートを備えるEEPROM,フラッシュメモリなどが知られている。これらの半導体記憶素子は、浮遊ゲートに蓄積される電荷の量に応じて閾値が変化し、この閾値の変化により、データを記憶する。

浮遊ゲートの電荷の注入および浮遊ゲートからの電荷の引き出しは、薄く形成されたトンネル絶縁膜を介して行われる。

従来の半導体記憶素子では、初期欠陥、経年劣化等によりトンネル絶縁膜が劣化し、浮遊ゲートへの電荷の蓄積が困難となることがある。

この問題を解決するため、特許文献1は、2つの浮遊ゲートを備える不揮発性半導体素子を開示する。
この不揮発性半導体素子は、一方の浮遊ゲートの蓄積電荷が失われても、他方の浮遊ゲートの蓄積電荷により、記憶データを保持できる。

【特許文献1】
特許第3264365号公報

Field of industrial application (In Japanese)

この発明は、フラッシュメモリ、EEPROM等の電気的に書き込み・消去可能な不揮発性半導体記憶素子とその製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
チャネル領域を介して配置されたソース領域とドレイン領域と、
少なくとも前記チャネル領域を覆って形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に、前記チャネル領域に対向し、互いに絶縁されており、前記ソース領域及び前記ドレイン領域上を避けてチャネル長方向に直列に並んで形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上に形成され、前記第1のゲート絶縁膜と共に前記複数の浮遊ゲート電極を相互に絶縁すると共に他から絶縁する第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に、前記チャネル領域に対向して配置されたゲート電極と、
を備え、
前記複数の浮遊ゲート電極は、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成されている、
不揮発性半導体記憶素子。

【請求項2】
 
前記複数の浮遊ゲート電極は、前記チャネル上で、同一レベルに配置されており、
前記第1のゲート絶縁膜の表面は、平坦に形成されている、
ことを特徴とする請求項1に記載の不揮発性半導体記憶素子。

【請求項3】
 
前記チャネル領域から前記複数の浮遊ゲート電極への電子の注入および注入した電子の引き抜きを行い、前記複数の浮遊ゲート電極の電子の蓄積状態を揃える記憶制御手段を更に備えることを特徴とする請求項1又は2に記載の不揮発性半導体記憶素子。

【請求項4】
 
少なくとも3つの前記浮遊ゲート電極が、前記チャネル長方向に並んで形成されている、
請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶素子。

【請求項5】
 
ソース領域、チャネル領域、及びドレイン領域の上に、第1のゲート絶縁膜を形成する工程と、
前記第1のゲート絶縁膜上に、導体層又は半導体層を形成する工程と、
前記導体層又は半導体層をパターニングすることにより、同一層レベルに配置され、それぞれチャネル領域に対向し且つ前記ソース領域及び前記ドレイン領域上を避けて配置され、チャネル長方向に直列に並び、それぞれ、前記チャネル領域の幅と電気的に等しいかより広く、チャネル幅全体に渡って形成された複数の浮遊ゲート電極を形成する工程と、
前記複数の浮遊ゲート電極をそれぞれを覆う第2のゲート絶縁膜を形成する工程と、
前記第2のゲート絶縁膜上に前記チャネル領域に対向するゲート電極を形成する工程と、
を備えることを特徴とする不揮発性半導体記憶素子の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2008306887thum.jpg
State of application right Registered


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