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SEMICONDUCTOR ELEMENT, LOGIC GATE, BIT COMPARATOR, AND STOCHASTIC ASSOCIATIVE PROCESSING CIRCUIT

Patent code P120008137
File No. 08168
Posted date Nov 1, 2012
Application number P2009-107148
Publication number P2010-258242A
Patent number P5493219
Date of filing Apr 24, 2009
Date of publication of application Nov 11, 2010
Date of registration Mar 14, 2014
Inventor
  • (In Japanese)中島 安理
Applicant
  • (In Japanese)国立大学法人広島大学
Title SEMICONDUCTOR ELEMENT, LOGIC GATE, BIT COMPARATOR, AND STOCHASTIC ASSOCIATIVE PROCESSING CIRCUIT
Abstract PROBLEM TO BE SOLVED: To perform a stochastic action at a high speed and with a high accuracy.
SOLUTION: A 2D-TJA14 is a resistance wire net connecting a source region 12 with a drain region 13. In the 2D-TJA14, a plurality of dots 20 are formed. Gate electrodes G1, G2 are capacitively coupled to each of the plurality of dots 20 of the 2D-TJA14. In the 2D-TJA14, a minute tunnel junction is formed by the resistance wire net connecting the dots 20 to each other. A size of each of the dots 20 is substantially uniform, and the size of the minute tunnel junction is also substantially uniform.
Outline of related art and contending technology (In Japanese)

微小トンネル接合における単電子トンネル現象を利用した単電子動作により、動作する単電子デバイスが提案されている。単電子デバイスは、確率的に動作する。この確率性を積極的に利用して、既存のCMOS(Complementary Metal Oxide Semiconductor)デバイスでは実現が困難な知能的処理を実現できることが知られている(例えば、特許文献1、非特許文献1参照)。

Field of industrial application (In Japanese)

本発明は、半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に係り、特に、微小トンネル接合を有する半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域とを接続する抵抗線網であって、複数の分岐部と、該分岐部間を接続する複数の微小トンネル接合部とが形成された抵抗線網と、
前記複数の分岐部各々と容量結合され、第1の電圧信号が印加される第1のゲート電極と、
前記複数の分岐部各々と容量結合され、第2の電圧信号が印加される第2のゲート電極と、
を備え、
前記抵抗線網では、
前記分岐部のサイズが均一であるとともに、前記微小トンネル接合部のサイズが均一である半導体素子。

【請求項2】
 
前記抵抗線網が、電子線露光によるパターン転写により、形成されている、
ことを特徴とする請求項1に記載の半導体素子。

【請求項3】
 
記抵抗線網の前記微小トンネル接合部の線幅のばらつきが、10nm以内である、
ことを特徴とする請求項1又は2に記載の半導体素子。

【請求項4】
 
前記抵抗線網では、前記分岐部がマトリクス状に配置されている、
ことを特徴とする請求項1乃至3のいずれか一項に記載の半導体素子。

【請求項5】
 
請求項1に記載の半導体素子を備える論理ゲート。

【請求項6】
 
請求項1に記載の半導体素子を備えるビットコンパレータ。

【請求項7】
 
請求項6に記載のビットコンパレータを備える確率的連想処理回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2009107148thum.jpg
State of application right Registered


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