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MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR

Patent code P120008180
File No. S2011-0401
Posted date Nov 1, 2012
Application number P2011-065061
Publication number P2012-202722A
Patent number P5854377
Date of filing Mar 23, 2011
Date of publication of application Oct 22, 2012
Date of registration Dec 18, 2015
Inventor
  • (In Japanese)三浦幸也
  • (In Japanese)佐藤康夫
Applicant
  • (In Japanese)公立大学法人首都大学東京
  • (In Japanese)国立大学法人九州工業大学
Title MOS TRANSISTOR INTEGRATED CIRCUIT AND SIMULATING CALCULATION SYSTEM OF DEGRADATION DEGREE OF MOS TRANSISTOR
Abstract PROBLEM TO BE SOLVED: To solve such a problem that a system arranged so as to calculate a degradation degree of a MOS transistor for individual integrated circuit is not in existence up to this time although the quantitative grasp of degradation degree is required, because the degradation occurs in characteristics of the MOS transistor constituting a ring oscillator in a MOS transistor integrated circuit when the use period becomes long, and an oscillation frequency becomes extensive.
SOLUTION: The ring oscillator 4 configured to only occur the degradation of the NMOS transistor and the ring oscillator 5 configured to only occur the degradation of the PMOS transistor are made up in the MOS transistor integrated circuit 1 integrating the ring oscillator 2. The increased delay time due to the degradation or the oscillation period is calculated by a simulating calculation device 7 based on the oscillation period at the present time point or the oscillation period at the beginning of manufacture.
Outline of related art and contending technology (In Japanese)

図6は、従来のMOSトランジスタ集積回路を示す図である。図6において、1はMOSトランジスタ集積回路、2はその中に集積されているリング発振器(RO1 )である。
MOSトランジスタを用いて構成されている回路では、MOSトランジスタの次のような劣化現象のため、次第に特性が変化する。

PチャネルのMOSトランジスタをPMOSトランジスタ、NチャネルのMOSトランジスタをNMOSトランジスタと称することにするが、PMOSトランジスタではNBTI現象(Negative Bias Temperature Instability)による特性劣化がある。
NMOSトランジスタではPBTI現象(Positive Bias Temperature Instability)による特性劣化と、HC現象(Hot Carrier)による特性劣化とがある。

NBTIは、PMOSトランジスタのゲート電極に基板電圧より負の電圧(該トランジスタを能動状態にすべきゲート電圧)が印加され、それが高温下で長く継続すると、PMOSトランジスタの閾値(の絶対値)が大きくなってしまう現象である。
PBTIは、NMOSトランジスタのゲート電極に基板電圧より正の電圧(該トランジスタを能動状態にすべきゲート電圧)が印加され、それが高温下で長く継続すると、NMOSトランジスタの閾値(の絶対値)が大きくなってしまう現象である。
これらNBTI,PBTI現象(閾値の絶対値の増加)は、ゲート酸化膜とシリコン基板との界面に、電荷が注入されることにより生じている。
(なお、NBTIやPBTIの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)

閾値(の絶対値)が大になると、そのMOSトランジスタを構成要素として含んでいるゲート回路の伝播遅延時間tpdが、増加する。
ゲート回路への入力変化から出力の立上り変化(出力がロー(L)からハイ(H)への変化)までの伝播遅延時間を立上り伝播遅延時間tpLH とし、ゲート回路への入力変化から出力の立下り変化(出力がハイ(H)からロー(L)への変化)までの伝播遅延時間を立下り伝播遅延時間tpHL とすると、そのゲート回路の平均伝播遅延時間tpdは、以下のように定義できる。
平均伝播遅延時間tpd=(tpLH +tpHL )÷2

なお、NBTIでは立上り伝播遅延時間tpLH の方が増加し、PBTIでは立下り伝播遅延時間tpHL の方が増加することが知られている。
特性劣化を考える場合、NMOSトランジスタには、配慮すべき現象としてPBTI劣化の他にHC現象(HCIと呼ばれる場合もある)による劣化がある。
HC現象は、ゲート電極に基板電圧より高い正の電圧(NMOSトランジスタを能動状態にすべきゲート電圧)が印加されてドレイン電流が流れているとき、Nチャネルのホットキャリア(電子)がゲート酸化膜に注入され、閾値(の絶対値)が増加する現象である。これも、NMOSトランジスタの立下り伝播遅延時間tpHL を増加させる原因となっている。(なお、HCの発生メカニズムや発生条件には現時点では諸説あるため、本特許で対象とするものは上記の限りではない。ただし、いずれの場合も、トランジスタの閾値(の絶対値)が増加するという現象を引き起こしていることに変わりはない。)
なお、PMOSトランジスタにもHC現象が起こることが報告されており、PMOSトランジスタの立上り伝播遅延時間tpLH を増加させる。

MOSトランジスタ集積回路1の使用年数が長くなると、前記した劣化現象(NBTI,PBTI,HC)によりゲート回路の伝播遅延時間tpdは増加し続ける。従って、奇数段のゲート回路を利用して発振出力を得るようにされているリング発振器2では、特性が次第に変化する。一般に、何年たっても特性が変化しないことも性能の良さの一要素であるが、性能を良くしようと思えば使用可能期間(寿命)は短くせざるを得ず、性能と寿命はトレードオフの関係にある。

従って、MOSトランジスタ集積回路1が使用され始めてから何年位経過しているかを、またMOSトランジスタ集積回路1を構成するPMOSトランジスタまたはNMOSトランジスタの劣化の進行度合を、必要に応じて知ることが出来れば、使用して行く上での重要な情報となる。ところが、前記した劣化現象に関連する特許文献には、個々の劣化を少しでも軽減しようとするための提案は多いものの、経年変化はそのまま認め、それに対応するという種類の提案はあまりない。

そのような提案に特表2008-503882号公報があるが、これは、前記のようなリング発振器2を有するMOSトランジスタ集積回路1につき、使用され始めてから経過した期間(年齢)を測定する提案がなされている。
即ち、MOSトランジスタ集積回路中に2つのリング発振器を作っておき、バイアスのかけ方を異ならせておく。一方のリング発振器にはNBTIが生ずるようなバイアスをかけておき、他方のリング発振器にはそれが生じないようなバイアスをかけておく。そして、経過期間(年齢)を調べる必要が生じた時に、両者の発する周波数を取り出して比較し、その差から経過期間を割り出すというものである。

Field of industrial application (In Japanese)

本発明は、集積されているリング発振器の特性の経年変化量を模擬算出し得るようにしたMOSトランジスタ集積回路、およびMOSトランジスタ劣化度合模擬算出システムに関するものである。

Scope of claims (In Japanese)
【請求項1】
 
NMOSトランジスタのPBTI劣化とHC劣化は進行するものの、発振動作に関与しているPMOSトランジスタのNBTI劣化は進行しないよう構成した第1のリング発振器と、
PMOSトランジスタのNBTI劣化は進行するものの、発振動作に関与しているNMOSトランジスタのPBTI劣化とHC劣化は進行しないよう構成した第2のリング発振器とから成るMOSトランジスタ劣化度合模擬回路部を具えたMOSトランジスタ集積回路と、
前記第1のリング発振器から得た発振周期を基にNMOS劣化増加遅延時間を演算するNMOS劣化増加遅延時間演算回路と、
前記第2のリング発振器から得た発振周期を基にPMOS劣化増加遅延時間を演算するPMOS劣化増加遅延時間演算回路と、
前記NMOS劣化増加遅延時間と前記PMOS劣化増加遅延時間と前記MOSトランジスタ集積回路内の他のリング発振器から得た発振周期とを基に、該他のリング発振器の製造当初の発振周期を算出する当初発振周期演算回路とを有する模擬算出装置と
から構成されることを特徴とするMOSトランジスタ劣化度合模擬算出システム。
IPC(International Patent Classification)
F-term
Drawing

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JP2011065061thum.jpg
State of application right Registered
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