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ELECTROLESS COPPER-PLATING SOLUTION, ELECTROLESS COPPER-PLATING METHOD AND METHOD FOR FORMING EMBEDDED WIRING commons meetings

Patent code P130008801
File No. 216
Posted date Mar 27, 2013
Application number P2009-030440
Publication number P2010-185113A
Patent number P5486821
Date of filing Feb 12, 2009
Date of publication of application Aug 26, 2010
Date of registration Feb 28, 2014
Inventor
  • (In Japanese)新宮原 正三
  • (In Japanese)井上 史大
Applicant
  • (In Japanese)学校法人関西大学
Title ELECTROLESS COPPER-PLATING SOLUTION, ELECTROLESS COPPER-PLATING METHOD AND METHOD FOR FORMING EMBEDDED WIRING commons meetings
Abstract PROBLEM TO BE SOLVED: To provide an electroless copper-plating solution which can form an electroless-copper-plated layer that is uniform even into the bottom of the hole regardless of the size of the inner diameter of the hole, an electroless copper-plating method, and a method for forming an embedded wiring, which can form reliable embedded wiring in the inner part of the hole by forming such an electroless-copper-plated layer.
SOLUTION: This electroless copper-plating method includes using the electroless copper-plating solution which contains 1-15 ppm chlorine ions. The plating solution also further contains 50-2,000 molecular weight of a sulfur-based organic compound such as bis-(3-sulfopropyl) disulfide, for example.
Outline of related art and contending technology (In Japanese)

電子機器に実装される半導体チップは、実装面積の省スペース化や処理速度の改善といった課題に対応するべく、より一層高密度化することが求められている。

高密度化の図られた半導体チップの一例として、三次元半導体チップが知られている(例えば、特許文献1)。

すなわち、三次元半導体チップとは、複数の半導体チップを積層し、積層された各半導体チップ同士を配線接続することで集積回路の高密度化を図った技術である。このような三次元半導体チップに用いられる各半導体チップは、チップ基板両面の導通が図られたものである必要があるため、従来、例えば半導体チップに孔を設け、該貫通孔内に導電性部材を埋め込むことによって形成された埋め込み配線が採用されている。

このような埋め込み配線を形成する具体的な方法としては、例えば、孔の形成された基板全体に窒化タンタル等のバリア膜を形成し、次いでパラジウムからなるめっき触媒を前記バリア膜上に堆積させ、その後、無電解銅めっき浴に浸すことによって前記孔の内部に無電解銅めっき層を形成する方法が開示されている(特許文献2)。

しかしながら、上述の如き従来技術によれば、孔の奥まで均一な無電解銅めっき層が形成されるためには、該孔の内径が少なくとも10μm以上であることが必要であり、内径が10μmに満たない孔に対して無電解銅めっきを行った場合には、無電解銅めっき層が孔の奥まで均一に形成され難いという問題があった。

また、CVD法により孔の内部にタングステンを埋め込む方法も検討されている(非特許文献1参照)。

しかしながら、タングステンの電気抵抗率が20μΩcm程度という高い値であることや、CVD法によりタングステンを埋め込む際には約400℃という高温の工程が必要であるために量産する際の製造工程及び製造装置が大掛かりになるという問題があった。

Field of industrial application (In Japanese)

本発明は無電解銅めっき方法、及び埋め込み配線の形成方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
電解銅めっき液に、孔の形成された基板を浸漬し、該孔の内部に無電解銅めっき層を形成す無電解銅めっき方法であって、
前記無電解銅めっき液は、銅イオン及び塩素イオンを含有し、前記塩素イオンの濃度が、1~15質量ppmであり、さらに、分子量50以上2000以下の硫黄系有機化合物を含有し、
前記無電解銅めっき液における前記硫黄系有機化合物の濃度が、0.02質量ppm以上、2.0質量ppm以下であり、
前記基板の孔の径が1~10μmであって孔のアスペクト比が10~30であることを特徴とする無電解銅めっき方法。

【請求項2】
 
前記硫黄系有機化合物が、下記一般式(1)又は一般式(2)で表されるもの
X1-L1-(S)n-L2-X2 (1)
X1-L1-(S)n-H (2)
[式(1)及び式(2)中、nは整数で1又は2、X1及びX2はそれぞれ独立に水素原子、SO3M基、又はPO3M基(Mは水素原子、アルカリ金属原子、又はアミノ基を示す)、L1及びL2はそれぞれ独立に低級アルキル基又は低級アルコキシ基を示す。]
であることを特徴とする請求項1に記載の無電解銅めっき方法

【請求項3】
 
前記硫黄系有機化合物が、ビス-(3-スルホプロピル)ジスルファイドであることを特徴とする請求項1又は2に記載の無電解銅めっき方法

【請求項4】
 
電解銅めっき液に、孔の形成された基板を浸漬し、該孔の内部に無電解銅めっき層からなる埋め込み配線を形成す埋め込み配線の形成方法であって、
前記無電解銅めっき液は、銅イオン及び塩素イオンを含有し、前記塩素イオンの濃度が、1~15質量ppmであり、さらに、分子量50以上2000以下の硫黄系有機化合物を含有し、
前記無電解銅めっき液における前記硫黄系有機化合物の濃度が、0.02質量ppm以上、2.0質量ppm以下であり、
前記基板の孔の径が1~10μmであって孔のアスペクト比が10~30であることを特徴とする埋め込み配線の形成方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2009030440thum.jpg
State of application right Registered
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