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SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME meetings

Patent code P130008973
File No. 120109JP01
Posted date Apr 4, 2013
Application number P2012-270226
Publication number P2014-116495A
Patent number P6044931
Date of filing Dec 11, 2012
Date of publication of application Jun 26, 2014
Date of registration Nov 25, 2016
Inventor
  • (In Japanese)須田 良幸
  • (In Japanese)佐藤 芳彦
Applicant
  • (In Japanese)国立大学法人東京農工大学
Title SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME meetings
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor memory device having diode characteristics.
SOLUTION: A semiconductor memory device 100 according to the present embodiment comprises: an n-type first semiconductor layer 10; an electron capture layer 20 formed on the first semiconductor layer 10, for capturing electrons; a p-type second semiconductor layer 30 formed on the electron capture layer 20; a first electrode 40 electrically connected with the first semiconductor layer 10; and a second electrode 50 electrically connected with the second semiconductor layer 30. The electron capture layer 20 is a layer containing carbon and silicon and a layer for capturing and discharging electrons at an interface with the second semiconductor layer 30 by application of a voltage to between the first electrode 40 and the second electrode 50.
Outline of related art and contending technology (In Japanese)

パーソナルコンピュータ産業分野と双璧をなす、製造・家電・交通移動体・携帯機器などの産業・民生電子機器分野は、巨大な半導体産業分野である。この分野では、高密度、大容量で、書き換え可能な不揮発性メモリが必要とされる。これまで、不揮発性メモリとして、フラッシュメモリなどが巨大な規模で用いられていた。しかし、これらのメモリの多くは、1メモリ素子に1トランジスタが必要な3端子素子である。今後のさらなる高密度化・大容量化・コンパクト化に対応できる最も期待されるメモリは、素子面積を極小化できる2端子のみで書き込み、消去、読み出しの全てのメモリ機能操作が可能なメモリでる。このような2端子のメモリは、抵抗変化型RAM(Resistive Random Access Memory:ReRAM)として実現される(特許文献1,2参照)。

例えば特許文献1には、2端子メモリとして、SiC層を用いた不揮発性抵抗変化型メモリが記載されている。この2端子メモリは、Si基板上にSiC層を形成し、SiC層上にSiOx層を形成し、SiOx層上にSiO2層を形成して構成されている。この2端子メモリは、電子がSiOx層等に発生するドナー型欠陥に捕獲されるとON状態となり、電子がドナー型欠陥から放出されるとOFF状態となる。そして、ON状態を理論値“1”の記憶、OFF状態を理論値“0”の記憶とするメモリ動作として対応させることができる。例えば、OFF状態からON状態に遷移することは、情報“1”の書き込みに対応し、ON状態からOFF状態に遷移することは、情報の消去または情報“0”の書き込みに対応する。

Field of industrial application (In Japanese)

本発明は、半導体メモリ装置およびその製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
n型の第1半導体層と、
前記第1半導体層上に形成され、電子を捕獲する電子捕獲層と、
前記電子捕獲層上に形成されたp型の第2半導体層と、
前記第1半導体層と電気的に接続された第1電極と、
前記第2半導体層と電気的に接続された第2電極と、
を含み、
前記電子捕獲層は、
炭素とシリコンとを含む層であって、前記第1電極と前記第2電極との間に電圧が印加されることによって、前記第2半導体層との界面において、電子を捕獲および放出する層である、半導体メモリ装置。

【請求項2】
 
請求項1において、
前記第2半導体層は、酸化物半導体層である、半導体メモリ装置。

【請求項3】
 
請求項1または2において、
前記第2半導体層は、酸化銀層である、半導体メモリ装置。

【請求項4】
 
請求項1ないし3のいずれか1項において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有する、半導体メモリ装置。

【請求項5】
 
請求項1ないし4のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みが行われる、半導体メモリ装置。

【請求項6】
 
n型の第1半導体層上に、炭素とシリコンとを含む第1層を形成する工程と、
前記第1層上に、金属を含む第2層を形成する工程と、
前記第2層を酸化して、p型の第2半導体層を形成し、前記第1層の前記第2層との界面を酸化して、電子を捕獲する電子捕獲層を形成する工程と、
前記第1半導体層と電気的に接続される第1電極、および前記第2半導体層と電気的に接続される第2電極を形成する工程と、
を含み、
前記第1電極と前記第2電極との間に電圧を印加することによって、前記電子捕獲層は、前記第2半導体層との界面において、電子を捕獲および放出する、半導体メモリ装置の製造方法。

【請求項7】
 
請求項6において、
前記第2層が含む金属は、銀であり、
前記第2半導体層は、酸化銀層である、半導体メモリ装置の製造方法。

【請求項8】
 
請求項6または7において、
前記電子捕獲層は、
前記第1半導体層上に形成されたn型またはi型のSiC層と、
前記SiC層上に形成されたSiCxOy層(ただし、0≦x≦1、0<y≦2)と、を有するように形成される、半導体メモリ装置の製造方法。

【請求項9】
 
請求項6ないし8のいずれか1項において、
前記電子捕獲層における電子の捕獲および放出に対応して、情報の消去および書き込みを行う、半導体メモリ装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2012270226thum.jpg
State of application right Registered
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