Top > Search of Japanese Patents > PRODUCTION METHOD OF FERROELECTRIC MATERIAL LAYER, THIN FILM TRANSISTOR AND PIEZOELECTRIC INK JET HEAD

PRODUCTION METHOD OF FERROELECTRIC MATERIAL LAYER, THIN FILM TRANSISTOR AND PIEZOELECTRIC INK JET HEAD

Patent code P130009273
File No. E086P17D1
Posted date May 22, 2013
Application number P2012-265998
Publication number P2013-093586A
Patent number P5575864
Date of filing Dec 5, 2012
Date of publication of application May 16, 2013
Date of registration Jul 11, 2014
Inventor
  • (In Japanese)下田 達也
  • (In Japanese)▲徳▼光 永輔
  • (In Japanese)金田 敏彦
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
  • (In Japanese)セイコーエプソン株式会社
Title PRODUCTION METHOD OF FERROELECTRIC MATERIAL LAYER, THIN FILM TRANSISTOR AND PIEZOELECTRIC INK JET HEAD
Abstract PROBLEM TO BE SOLVED: To provide a production method of a ferroelectric material layer the electrical characteristics of which can be enhanced furthermore.
SOLUTION: The production method of a ferroelectric material layer includes a ferroelectric material precursor layer formation step for forming the precursor layer of a ferroelectric material by coating a substrate with a sol-gel solution, a drying step for drying the precursor layer at a first temperature in the range of 120°C-250°C, a type push step for performing type push processing of the precursor layer while heating to a second temperature higher than the first temperature and in the range of 150°C-300°C, and a ferroelectric material layer formation step for forming the ferroelectric material layer from the precursor layer.
Outline of related art and contending technology (In Japanese)

図25は、従来の薄膜トランジスタ900を説明するために示す図である。

従来の薄膜トランジスタ900は、図25に示すように、ソース電極950及びドレイン電極960と、ソース電極950とドレイン電極960との間に位置するチャネル層940と、チャネル層940の導通状態を制御するゲート電極920と、ゲート電極920とチャネル層940との間に形成され、強誘電体材料層からなるゲート絶縁層930とを備える。なお、図25において、符号910は絶縁性基板を示す。

従来の薄膜トランジスタ900においては、ゲート絶縁層930を構成する材料として、強誘電体材料(例えば、BLT(Bi4-xLaxTi3O12)、PZT(Pb(Zrx,Ti1-x)O3))が使用され、チャネル層940を構成する材料として、酸化物導電性材料(例えば、インジウム錫酸化物(ITO))が使用されている。

従来の薄膜トランジスタ900によれば、チャネル層を構成する材料として酸化物導電性材料を用いているためキャリア濃度を高くすることができ、また、ゲート絶縁層を構成する材料として強誘電体材料を用いているため低い駆動電圧で高速にスイッチングすることができ、その結果、大きな電流を低い駆動電圧で高速に制御することが可能となる。

従来の薄膜トランジスタは、図26に示す従来の薄膜トランジスタの製造方法により製造することができる。図26は、従来の薄膜トランジスタの製造方法を説明するために示す図である。図26(a)~図26(e)は各工程図であり、図26(f)は薄膜トランジスタ900の平面図である。

まず、図26(a)に示すように、表面にSiO2層が形成されたSi基板からなる絶縁性基板910上に、電子ビーム蒸着法により、Ti(10nm)及びPt(40nm)の積層膜からなるゲート電極920 を形成する。

次に、図26(b)に示すように、ゲート電極920の上方から、ゾルゲル法により、強誘電体材料層(例えば、BLT(Bi3.25La0.75Ti3O12)又はPZT(Pb(Zr0.4Ti0.6)O3)。)からなるゲート絶縁層930(200nm)を形成する。

次に、図26(c)に示すように、ゲート絶縁層930上に、RFスパッタ法により、ITOからなるチャネル層940(5nm~15nm)を形成する。

次に、図26(d)に示すように、チャネル層940上に、電子ビーム蒸着法により、Ti(30nm)及びPt(30nm)を真空蒸着してソース電極950及びドレイン電極960を形成する。

次に、RIE法及びウェットエッチング法(HF:HCl混合液)により、素子領域を他の素子領域から分離する。

これにより、図26(e)及び図26(f)に示すような、薄膜トランジスタ900を製造することができる。

図27は、従来の薄膜トランジスタ900の電気特性を説明するために示す図である。なお、図27中、符号940aはチャネルを示し、符号940bは空乏層を示す。

従来の薄膜トランジスタ900においては、図27に示すように、ゲート電圧が3V(VG=3V)のときのオン電流として約10-4A、オン/オフ比として1×104、電界効果移動度μFEとして10cm2/Vs、メモリウインドウとして約2Vの値が得られている。

Field of industrial application (In Japanese)

本発明は、強誘電体材料層の製造方法、薄膜トランジスタ及び圧電式インクジェットヘッドに関する。

Scope of claims (In Japanese)
【請求項1】
 
基材上にゾルゲル溶液を塗布することにより、強誘電体材料の前駆体層を形成する強誘電体材料前駆体層形成工程と、
前記前駆体層を120℃~250℃の範囲内にある第1温度で乾燥させる乾燥工程と、
記第1温度よりも高く、かつ、150℃~300℃の範囲内にある第2温度に加熱した状態前記前駆体層に対して、前記第1温度よりも高く、かつ、150℃~300℃の範囲内に加熱した型を用いて型押し加工を施す型押し工程と
前記前駆体層を前記第2温度よりも高い第3温度で熱処理することにより、前記前駆体層から強誘電体材料層を形成する強誘電体材料層形成工程を、この順序で含む、
強誘電体材料層の製造方法。

【請求項2】
 
前記第1温度は、120℃~200℃の範囲内にあり、
前記第2温度は、前記第1温度よりも高く、かつ、175℃~300℃の範囲内にある、
請求項1に記載の強誘電体材料層の製造方法。

【請求項3】
 
前記型押し工程においては、1MPa~20MPaの範囲内にある圧力で型押し加工を施す、
請求項1又は請求項2に記載の強誘電体材料層の製造方法。
IPC(International Patent Classification)
F-term
Drawing

※Click image to enlarge.

JP2012265998thum.jpg
State of application right Registered
Reference ( R and D project ) ERATO SHIMODA Nano-Liquid Process AREA
Please contact us by E-mail or facsimile if you have any interests on this patent.


PAGE TOP

close
close
close
close
close
close
close