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LOGIC CIRCUIT

Patent code P130009274
File No. S2012-0023-N0
Posted date May 22, 2013
Application number P2011-232085
Publication number P2013-089916A
Patent number P5835771
Date of filing Oct 21, 2011
Date of publication of application May 13, 2013
Date of registration Nov 13, 2015
Inventor
  • (In Japanese)葛西 誠也
Applicant
  • (In Japanese)国立大学法人北海道大学
Title LOGIC CIRCUIT
Abstract PROBLEM TO BE SOLVED: To provide a logic circuit capable of simplifying a manufacturing process while achieving a stable and high-speed operation.
SOLUTION: A logic circuit 1 comprises first and second FETs 2A, 2B connected in series between a bias supply and a ground and each having a gate terminal to which an input voltage is applied. The FET 2A between the first and second FETs 2A, 2B includes: a gate electrode film 17 to which the gate terminal is connected; a channel layer 12 composed of a semiconductor material; and a charge storage layer 16 arranged between the gate electrode film 17 and the channel layer 12 and including a charge storage structure storing and discharging an electric charge.
Outline of related art and contending technology (In Japanese)

従来から、論理演算を行う電気回路として論理回路が広く用いられている。この論理回路の代表例としては、P型のFETとN型のFETとを組み合わせて構成されたCMOS(Complementary Metal Oxide Semiconductor)論理ゲートが知られている(例えば、下記非特許文献1参照)。

Field of industrial application (In Japanese)

本発明は、入力電圧のレベルに応じた電圧を生成する論理回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2の電界効果トランジスタを備える論理回路であって、
前記第1及び第2の電界効果トランジスタのうちの少なくとも1つは、
前記ゲート端子が接続されるゲート電極膜と、
半導体材料からなるチャネル層と、
前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、
を有し、
前記バイアス電源、前記グラウンド、及び前記ゲート端子の少なくとも1つには、雑音源が接続されている、
ことを特徴とする論理回路。

【請求項2】
 
前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、
ことを特徴とする請求項1記載の論理回路。

【請求項3】
 
前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜側に片寄って配置されている、
ことを特徴とする請求項2記載の論理回路。

【請求項4】
 
前記電荷蓄積層においては、
前記電荷蓄積構造が、電荷に対する特性が異なる2層によって挟まれて配置されている、
ことを特徴とする請求項2記載の論理回路。

【請求項5】
 
前記第1及び第2の電界効果トランジスタはN型トランジスタである、
ことを特徴とする請求項1~4のいずれか1項に記載の論理回路。

【請求項6】
 
前記第1及び第2の電界効果トランジスタはP型トランジスタである、
ことを特徴とする請求項1~4のいずれか1項に記載の論理回路。

【請求項7】
 
前記電荷蓄積構造は、前記電荷蓄積層中における導電材料層によって構成されている、
ことを特徴とする請求項1~6のいずれか1項に記載の論理回路。

【請求項8】
 
前記電荷蓄積構造は、前記電荷蓄積層中における欠陥によって生成されている、
ことを特徴とする請求項1~6のいずれか1項に記載の論理回路。

【請求項9】
 
前記電荷蓄積構造は、前記電荷蓄積層中における組成比のずれによって生成されている、
ことを特徴とする請求項1~6のいずれか1項に記載の論理回路。

【請求項10】
 
前記電荷蓄積構造は、前記電荷蓄積層中における微小材料によって生成されている、
ことを特徴とする請求項1~6のいずれか1項に記載の論理回路。

【請求項11】
 
前記電荷蓄積構造は、前記電荷蓄積層中における不純物原子或いは不純物分子によって構成されている、
ことを特徴とする請求項1~6のいずれか1項に記載の論理回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2011232085thum.jpg
State of application right Registered
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