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(In Japanese)半導体素子及び固体撮像装置

Patent code P130009471
Posted date Jul 4, 2013
Application number P2011-535400
Patent number P5648922
Date of filing Oct 5, 2010
Date of registration Nov 21, 2014
International application number JP2010067452
International publication number WO2011043339
Date of international filing Oct 5, 2010
Date of international publication Apr 14, 2011
Priority data
  • P2009-231587 (Oct 5, 2009) JP
Inventor
  • (In Japanese)川人 祥二
  • (In Japanese)澤田 友成
Applicant
  • (In Japanese)国立大学法人静岡大学
Title (In Japanese)半導体素子及び固体撮像装置
Abstract (In Japanese)電荷の転送効率が良く、画素の構造が簡単で高解像度化及び高速動作が可能な固体撮像装置を提供する。p型の半導体領域(21)と、半導体領域(21)とフォトダイオードをなすn型の埋込領域(23)と、埋込領域(23)からフォトダイオードが生成した電荷を排出する、埋込領域(23)よりも高不純物密度でn型の排出領域27と、電荷の非排出時に電荷を埋込領域(23)から転送され蓄積する、埋込領域(23)よりも高不純物密度でn型の読み出し領域(28)と、埋込領域(23)から読み出し領域(28)へ至るポテンシャルプロファイルの電位勾配、及び埋込領域(23)から排出領域27へ至るポテンシャルプロファイルの電位勾配を変化させ、電荷の転送及び排出を制御する電位勾配変更手段(31,32)とを備える。
Outline of related art and contending technology (In Japanese)

1994年に発表された「強度変調された照射野の検出及び復調のための装置(特許文献1参照。)」等の画素内に光で発生した電子の検出を時間領域で変調する機能を持ったセンサ要素は、「ロックインピクセル」とも呼ばれる。この様なロックインピクセルからなるセンサ要素を、最近のCMOSイメージセンサに用いられている埋込フォトダイオード構造に適用して、ロックインイメージセンサを実現することができれば、量産性に優れるため、安価で高性能なセンサが得られると期待される。

例えば、CMOS製造技術を用いて共通のIC上に形成されたピクセル光検知ディテクタ及び専用の電子回路及び対応する処理回路の2次元アレイを含んだ3次元画像化システムが提案されている(特許文献2参照。)。特許文献1の1つの実施例においては、各ディテクタは、システムによって放射され、物体の点から反射され、そしてフォーカスされたピクセルディテクタによって検出されたパルスについての飛行時間(TOF)に比例するクロックパルス数を積算する対応する高速カウンタを有している。TOFデータは、特定のピクセルから、放射された光パルスを反射する物体上の点までの距離についての直接のディジタル的な尺度を与える。特許文献2の第2実施例では、カウンタ及び高速クロック回路は設けられず、代わりに電荷蓄積器及び電子シャッタ(S1)が各ピクセルディテクタに設けられる。各ピクセルディテクタは電荷を蓄積し、その総量が往復のTOFの直接的な尺度を与える。
しかしながら、従来のロックインピクセルを用いたイメージセンサは、いずれもMOSトランジスタのゲート構造を介して、電荷を1つ以上の蓄積領域に転送する動作を、変調された光と同期して検出するものである。このため、従来のロックインピクセルを用いたイメージセンサは構造が複雑であり、又MOSトランジスタのゲート構造を介した転送の場合、シリコン(Si)とシリコン酸化膜(SiO2)の界面のトラップに電子が捕獲され、転送遅れが生じるという問題も発生する。

このため、本発明者の一人は固体撮像装置のそれぞれの画素として機能する半導体素子が、光を入射するn型の受光用表面埋込領域と、平面パターン上、受光用表面埋込領域と一部重複する位置に埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸(電子井戸)の深さが深く、受光用表面埋込領域が生成した電荷を蓄積するn型の電荷蓄積領域と、電荷蓄積領域が蓄積した電荷を受け入れるn型の電荷読み出し領域と、受光用表面埋込領域が生成した電子を排出するように、平面パターン上、受光用表面埋込領域の両側にそれぞれ配置されたn型の第1及び第2の排出ドレイン領域とを備える構造を提案した(特許文献3参照。)。ここで、受光用表面埋込領域と第1及び第2の排出ドレイン領域は、p型の半導体領域の表面の一部に埋め込まれている。受光用表面埋込領域の上には、p+型ピニング層が配置され、p+型ピニング層の上、p+型ピニング層と第1の排出ドレイン領域の間の半導体領域の上、及び、p+型ピニング層と第2の排出ドレイン領域の間の半導体領域の上にはゲート絶縁膜が形成されている。そして、ゲート絶縁膜上には、受光用表面埋込領域が生成した電子を第1及び第2の排出ドレイン領域へそれぞれ排出するため、平面パターン上、受光用表面埋込領域の両側に受光用表面埋込領域を挟むように、第1及び第2の排出ゲート電極が配置されている。

特許文献3で提案した構造においては、電荷蓄積領域と電荷読み出し領域との間に、電荷蓄積領域から電荷読み出し領域へ電荷を転送する読み出しゲート電極が配置され、読み出しゲート電極がゲート絶縁膜を介して電荷蓄積領域と電荷読み出し領域との間に形成される転送チャネルの電位を制御し、電荷蓄積領域から電荷読み出し領域へ電荷を転送する。ゲート絶縁膜と、ゲート絶縁膜上の第1及び第2の排出ゲート電極とで、受光用表面埋込領域と第1の排出ドレイン領域の間の半導体領域の上部及び受光用表面埋込領域と第2の排出ドレイン領域の間の半導体領域の上部に形成されるチャネルの電位をそれぞれ制御して、受光用表面埋込領域から第1及び第2の排出ドレイン領域へそれぞれ電荷を排出する。

特許文献3で提案した構造によれば、受光用表面埋込領域と電荷蓄積領域の間にゲート構造を設けなくても、第1及び第2の排出ゲート電極に印加する電圧によりポテンシャル形状を変化させることにより、受光用表面埋込領域から電荷蓄積領域への電荷の転送を制御することができる。

Field of industrial application (In Japanese)

本発明は光が生成した電子の検出を時間領域で変調する機能を持った半導体素子、及びこの半導体素子を1次元又は2次元配列した固体撮像装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
第1導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなす
ように光信号が選択的に照射される第2導電型の埋込領域と、
前記埋込領域から離間して前記半導体領域の一部に設けられ、特定のタイミングにおいて前記埋込領域から前記フォトダイオードが生成した電荷を信号電荷に寄与しない電荷として排出する、前記埋込領域よりも高不純物密度で第2導電型の排出領域と、
前記半導体領域の一部に設けられ、前記電荷の非排出時に信号電荷として前記埋込領域から転送された前記電荷を、読み出されるまで蓄積する、前記埋込領域よりも高不純物密度で第2導電型の読み出し領域と、
前記埋込領域と前記排出領域との間の前記半導体領域からなるチャネルの上部に設けられ、前記特定のタイミングにおいて前記チャネルの電位を制御して、前記電荷が前記埋込領域から前記排出領域に排出され、且つ前記電荷の前記読み出し領域側への移動を阻止するような電位勾配に変化させる電位勾配変更手段 とを備え、前記埋込領域から前記読み出し領域へ至る経路が前記光信号に対し遮光され、前記特定のタイミングの終了後に前記電位勾配が、前記埋込領域から前記読み出し領域方向に前記信号電荷を転送するように戻ることを特徴とする半導体素子。

【請求項2】
 
前記読み出し領域が、前記埋込領域から離間して前記半導体領域の一部に設けられ、
前記埋込領域から前記読み出し領域に至る経路の一部の前記埋込領域側に設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第2導電型の蓄積領域を更に備え、
前記信号電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記信号電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項1に記載の半導体素子。

【請求項3】
 
前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
前記読み出し領域を囲んで前記読み出し領域に連続して設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第2導電型の蓄積領域を更に備え、
前記信号電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記信号電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項1に記載の半導体素子。

【請求項4】
 
前記蓄積領域が前記埋込領域よりも高不純物密度であることを特徴とする請求項2又は3に記載の半導体素子。

【請求項5】
 
前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
前記信号電荷の転送時に、前記埋込領域から前記読み出し領域へ向かい次第に電位が下がる電位勾配に沿って、前記信号電荷が前記埋込領域から前記読み出し領域へ直接転送されることを特徴とする請求項1に記載の半導体素子。

【請求項6】
 
前記電荷が前記埋込領域から排出されるときの、電荷流入面の主面となる排出領域の端部が、平面パターン上前記埋込領域の端部と平行に対峙していることを特徴とする請求項1~5のいずれか1項に記載の半導体素子。

【請求項7】
 
前記蓄積領域の下方に、第1導電型で前記半導体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項2~5のいずれか1項に記載の半導体素子。

【請求項8】
 
前記排出領域の一部と前記読み出し領域の周囲を少なくとも囲む第1導電型のウェル領域を更に備え、
前記読み出し領域の少なくとも一部が、平面パターン上、前記ウェル領域の内部に含まれことを特徴とする請求項5に記載の半導体素子。

【請求項9】
 
第1導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、前記半導体領域とフォトダイオードをなすように光信号が選択的に照射される第2導電型の埋込領域と、
前記埋込領域から離間して前記半導体領域の一部に設けられ、特定のタイミングにおいて前記埋込領域から前記フォトダイオードが生成した電荷を信号電荷に寄与しない電荷として排出する、前記埋込領域よりも高不純物密度で第2導電型の排出領域と、
前記半導体領域の一部に設けられ、前記電荷の非排出時に信号電荷として前記埋込領域から転送された前記電荷を、読み出されるまで蓄積する、前記埋込領域よりも高不純物密度で第2導電型の読み出し領域と、
前記埋込領域と前記排出領域との間の前記半導体領域からなるチャネルの上部に設けられ、前記特定のタイミングにおいて前記チャネルの電位を制御して、前記電荷が前記埋込領域から前記排出領域に排出され、且つ前記電荷の前記読み出し領域側への移動を阻止するような電位勾配に変化させる電位勾配変更手段
とを備える画素を複数配列し、それぞれの画素において、前記埋込領域から前記読み出し領域へ至る経路が前記光信号に対し遮光され、前記特定のタイミングの終了後に前記電位勾配が、前記埋込領域から前記読み出し領域方向に前記信号電荷を転送するように戻ることを特徴とする固体撮像装置。

【請求項10】
 
前記読み出し領域が、前記埋込領域から離間して前記半導体領域の一部に設けられ、
前記埋込領域から前記読み出し領域に至る経路の一部の前記埋込領域側に設けられ、前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第2導電型の蓄積領域を更に備え、
前記信号電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記信号電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項9に記載の固体撮像装置。

【請求項11】
 
前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
前記読み出し領域を囲んで前記読み出し領域に連続して設けられ前記埋込領域の多数キャリアに対する前記埋込領域がなすポテンシャル谷の底の電位よりも深く、前記読み出し領域がなす前記多数キャリアに対するポテンシャル井戸の深さよりも浅いポテンシャル谷を形成する第2導電型の蓄積領域を更に備え、
前記信号電荷の転送時において、前記埋込領域から前記蓄積領域へ向かい次第に電位が下がる電位勾配を形成し、前記信号電荷を前記埋込領域から前記蓄積領域へ転送することを特徴とする請求項9に記載の固体撮像装置。

【請求項12】
 
前記蓄積領域が前記埋込領域よりも高不純物密度であることを特徴とする請求項10又は11に記載の固体撮像装置。

【請求項13】
 
前記読み出し領域が、前記埋込領域の内部、前記埋込領域と連続、又は前記埋込領域と少なくとも一部を重複して設けられ、
前記信号電荷の転送時に、前記埋込領域から前記読み出し領域へ向かい次第に電位が下がる電位勾配に沿って、前記信号電荷が前記埋込領域から前記読み出し領域へ直接転送されることを特徴とする請求項9に記載の固体撮像装置。

【請求項14】
 
前記電荷が前記埋込領域から排出されるときの、電荷流入面の主面となる排出領域の端部が、平面パターン上前記埋込領域の端部と平行に対峙していることを特徴とする請求項9~13のいずれか1項に記載の固体撮像装置。

【請求項15】
 
前記蓄積領域の下方に、第1導電型で前記半導体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項10~13のいずれか1項に記載の固体撮像装置。

【請求項16】
 
前記排出領域の一部と前記読み出し領域の周囲を少なくとも囲む第1導電型のウェル領域を更に備え、
前記読み出し領域の少なくとも一部が、平面パターン上、前記ウェル領域の内部に含まれことを特徴とする請求項13に記載の固体撮像装置。

【請求項17】
 
前記読み出し領域が、前記画素にそれぞれ設けられた読み出しトランジスタのゲート電極に接続されることを特徴とする請求項10~16のいずれか1項に記載の固体撮像装置。

【請求項18】
 
前記読み出し領域が、リセットトランジスタのソース電極をなす、又は前記ソース電極に接続されることを特徴とする請求項17に記載の固体撮像装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2011535400thum.jpg
State of application right Registered
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