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(In Japanese)半導体素子及び固体撮像装置

Patent code P130009472
Posted date Jul 4, 2013
Application number P2011-535460
Patent number P5648923
Date of filing Oct 7, 2010
Date of registration Nov 21, 2014
International application number JP2010067672
International publication number WO2011043432
Date of international filing Oct 7, 2010
Date of international publication Apr 14, 2011
Priority data
  • P2009-235208 (Oct 9, 2009) JP
Inventor
  • (In Japanese)川人 祥二
  • (In Japanese)安富 啓太
Applicant
  • (In Japanese)国立大学法人静岡大学
Title (In Japanese)半導体素子及び固体撮像装置
Abstract (In Japanese)p型の基体領域(21)と、基体領域(21)とフォトダイオード(D1)を構成するように、基体領域(21)の上部の一部に埋め込まれ第1のポテンシャル谷(PW1)を形成するn型の電荷生成埋込領域(23)と、電荷生成埋込領域(23)から離間して埋め込まれ、第1のポテンシャル谷(PW1)よりも深い第2のポテンシャル谷(PW2)を形成するn型の蓄積領域(24)と、電荷生成埋込領域(23)と蓄積領域(24)との間に設けられた転送ゲート絶縁膜(33)と、転送ゲート絶縁膜(33)の上に設けられ、電荷生成埋込領域(23)と蓄積領域(24)との間の基体領域(21)に形成される転送チャネルの電位を制御する転送ゲート電極(31)と、転送チャネル中に、段差状ポテンシャル形状をなす電子シャッタ用電位障壁を形成する階段ポテンシャル形成手段とを備え、電荷の完全転送を実現でき、十分な蓄積電子数を確保できる半導体素子及び固体撮像装置を提供する。
Outline of related art and contending technology (In Japanese)

CMOSイメージセンサにおいては、ローリングシャッタ動作が基本であるが、グローバル(全画素同時)電子シャッタ、リセットノイズ除去の機能を有するCMOSイメージセンサが提案されている(特許文献1参照。)。この様な全画素同時電子シャッタ機能を有するCMOSイメージセンサとして、特許文献1では、一部にCCDの構造を有し、電荷を保持するため、埋め込み型のMOSキャパシタを用いて低暗電流化を図っている。

又、CCD構造を用いずに、埋め込み型の蓄積ダイオードを使用して電荷を保持するCMOSイメージセンサが提案されている(特許文献2,3参照)。特許文献2に記載されたCMOSイメージセンサでは、フォトダイオードと蓄積ダイオードのn型ドーピング濃度を変えることによって発生した空乏電位差を利用して、電荷の転送を行っている。特許文献3に記載されたCMOSイメージセンサでは、シャッタゲートの制御により、フォトダイオードと蓄積ダイオードの2つのダイオードで電荷がシェアされて、フォトダイオードで発生した電荷の一部が蓄積ダイオードに移動する動作を利用し、フォトダイオードと蓄積ダイオードが同じドーピング濃度を有し、空乏化電位の差がない場合でも電子シャッタ動作がなされる。

Field of industrial application (In Japanese)

本発明は、光が生成した電子を転送、蓄積する機能を持った半導体素子、及びこの半導体素子を1次元又は2次元に周期的に配列した固体撮像装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
第1導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第1のポテンシャル谷を形成する第2導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第1のポテンシャル谷よりも深い第2のポテンシャル谷を形成する第2導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第1のポテンシャル谷と前記第2のポテンシャル谷との間に、前記第1のポテンシャル谷側の頂部に比し前記第2のポテンシャル谷側が電位障壁低減方向に1段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、前記蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第2導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備え、前記転送ゲート電極に印加する電圧により、前記頂部と前記肩部の定性的な段差関係を維持しながら、前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第2のポテンシャル谷よりも深いポテンシャル井戸を形成し、前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さが前記第2のポテンシャル谷よりも高くなることを特徴とする半導体素子。

【請求項2】
 
前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第2導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。

【請求項3】
 
前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。

【請求項4】
 
前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第2導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項1に記載の半導体素子。

【請求項5】
 
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とを更に備えることを特徴とする請求項1~4のいずれか1項に記載の半導体素子。

【請求項6】
 
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第2導電型の排出領域
とを更に備えることを特徴とする請求項1~4のいずれか1項に記載の半導体素子。

【請求項7】
 
前記蓄積領域の下方に、第1導電型で前記基体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項1~6のいずれか1項に記載の半導体素子。

【請求項8】
 
第1導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第1のポテンシャル谷を形成する第2導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第1のポテンシャル谷よりも深い第2のポテンシャル谷を形成する第2導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第1のポテンシャル谷と前記第2のポテンシャル谷との間に、前記第1のポテンシャル谷側の頂部に比し前記第2のポテンシャル谷側が電位障壁低減方向に1段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第2導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備える画素を複数配列し、それぞれの前記画素の前記転送ゲート電極に電圧を同時に印加することにより、前記頂部と前記肩部の定性的な段差関係を維持しながら、それぞれの前記画素の前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、それぞれの前記画素の前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第2のポテンシャル谷よりも深いポテンシャル井戸を形成してグローバル電子シャッタの動作をさせ、それぞれの前記画素の前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さを前記第2のポテンシャル谷よりも高くすることを特徴とする固体撮像装置。

【請求項9】
 
それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第2導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。

【請求項10】
 
それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。

【請求項11】
 
それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第2導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第1導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項8に記載の固体撮像装置。

【請求項12】
 
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とをそれぞれの前記画素が更に備えることを特徴とする請求項8~11のいずれか1項に記載の固体撮像装置。

【請求項13】
 
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第2導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第2導電型の排出領域
とをそれぞれの前記画素が更に備えることを特徴とする請求項8~11のいずれか1項に記載の固体撮像装置。

【請求項14】
 
前記蓄積領域の下方に、第1導電型で前記基体領域よりも高不純物密度のブロック層をそれぞれの前記画素が更に備えることを特徴とする請求項8~13のいずれか1項に記載の固体撮像装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2011535460thum.jpg
State of application right Registered
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