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(In Japanese)半導体装置及び半導体装置の製造方法 meetings achieved

Patent code P130009702
Posted date Jul 26, 2013
Application number P2012-504502
Patent number P5721147
Date of filing Mar 9, 2011
Date of registration Apr 3, 2015
International application number JP2011055546
International publication number WO2011111754
Date of international filing Mar 9, 2011
Date of international publication Sep 15, 2011
Priority data
  • P2010-052173 (Mar 9, 2010) JP
Inventor
  • (In Japanese)新井 康夫
  • (In Japanese)沖原 将生
  • (In Japanese)葛西 大樹
Applicant
  • (In Japanese)大学共同利用機関法人高エネルギー加速器研究機構
  • (In Japanese)ラピスセミコンダクタ株式会社
Title (In Japanese)半導体装置及び半導体装置の製造方法 meetings achieved
Abstract (In Japanese)同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供する。高抵抗N型基板で形成されたN型半導体層中にP型ウェル拡散層及びP型取り出し電極領域を形成し、電極によりグランド電位に固定する。P型ウェル拡散層側に広がる空乏層が、埋め込み酸化膜との界面まで到達しないため、P型ウェル拡散層の表面付近の電位はグランド電位に保たれる。N型半導体層の裏面及びカソード電極に電源電圧から電圧を印加した場合、P型半導体層に形成したMOS型トランジスタの埋め込み酸化膜側のチャネル領域が動作しないため、ゲート電極による制御に無関係なリーク電流の発生を抑制することができる。
Outline of related art and contending technology (In Japanese)

一般に、SOI(Silicon On Insulator)基板上にダイオードとトランジスタを混在させた半導体装置がある。例えば、特開2002-124657号公報には、フォトダイオードと、フォトダイオードにシリコン基板内で光電変換され蓄積された信号電荷を増幅する増幅用トランジスタと、シリコン基板上に混在させたCMOSイメージセンサが記載されている。

Field of industrial application (In Japanese)

本発明は、半導体装置及び半導体装置の製造方法に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
一方の面側の予め定められた第1領域に、第1導電型の第1の第1導電型領域が形成されると共に、前記第1の第1導電型領域の一部分に前記第1の第1導電型領域より不純物濃度を高くした第2の第1導電型領域が形成され、かつ前記一方の面側の前記第1領域と隣接する第2領域の一部分に不純物濃度を高くした第1の第2導電型領域、及び第3の第1導電型領域が形成された第2導電型の半導体層と、
前記第2導電型の半導体層の前記一方の面側の前記第1領域及び前記第2領域に積層された酸化膜層と、
前記第1領域の前記酸化膜層上に積層された第1導電型の半導体層を含むMOS型トランジスタと、
前記第2の第1導電型領域に接続されるとともに接地される第1電極と、
前記第1の第2導電型領域に接続された第2電極と、
前記第3の第1導電型領域に接続されるとともに接地される第3電極と、
前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に前記半導体層を空乏化する電圧を印加する電圧印加手段と、
を備えた半導体装置。

【請求項2】
 
前記第1の第1導電型領域に、第2導電型の第2の第2導電型領域が前記酸化膜層と接するように形成されると共に、前記第2の第2導電型領域の一部分に前記第2の第2導電型領域より不純物濃度を高くした第3の第2導電型領域が前記酸化膜層と接するように形成されており、前記第3の第2導電型領域に接続された第4電極を備えた請求項1に記載の半導体装置。

【請求項3】
 
記第4電極が接地されている請求項2に記載の半導体装置。

【請求項4】
 
第2導電型の半導体層上に酸化膜層及び第1導電型の半導体層を順次積層する工程と、
前記第1導電型の半導体層に活性領域を形成する工程と、
前記第1導電型の半導体層上に、絶縁膜を形成する工程と、
前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の一方の面側の予め定められた第1領域に第1導電型の不純物を拡散させて第1の第1導電型領域を形成する工程と、
前記活性領域にMOS型トランジスタを形成する工程と、
前記第1導電型半導体層の第1電極、第2電極、及び第3電極を形成する予め定められた領域の前記酸化膜を除去する工程と、
前記第1の第1導電型領域中の、前記酸化膜が除去された第1電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第2の第1導電型領域を形成すると共に、第3電極を形成する予め定められた領域に第1導電型の不純物を拡散させて、第3の第1導電型領域を形成する工程と、
前記酸化膜が除去された第2電極を形成する予め定められた領域に第2導電型の不純物を拡散させて、第2導電型領域を形成する工程と、
前記第1電極、前記第2電極、及び前記第3電極を形成する工程と、
前記第1電極及び前記第3電極を接地するためのグランド電極を形成する工程と、
前記第2導電型の半導体層の前記一方の面に対向する面と、前記第2電極と、に前記半導体層を空乏化する電圧を印加するための電圧印加手段を形成する工程と、
を備えた半導体装置の製造方法。

【請求項5】
 
前記絶縁膜を形成する工程と、前記第1の第1導電型領域を形成する工程と、の間に、前記活性領域の位置に基づいて、前記活性領域の下部を含む前記第2導電型の半導体層の第1領域に第2導電型の不純物を拡散させて第2の第2導電型領域を形成する工程を備えた請求項4に記載の半導体装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2012504502thum.jpg
State of application right Registered
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