Top > Search of Japanese Patents > SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME

SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME

Patent code P130010173
File No. S2012-0350-N0
Posted date Dec 20, 2013
Application number P2012-124608
Publication number P2013-251380A
Patent number P5963191
Date of filing May 31, 2012
Date of publication of application Dec 12, 2013
Date of registration Jul 8, 2016
Inventor
  • (In Japanese)篠嶋 妥
  • (In Japanese)大貫 仁
  • (In Japanese)玉橋 邦裕
Applicant
  • (In Japanese)国立大学法人茨城大学
Title SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD FOR MANUFACTURING THE SAME
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which further reduces resistivity of a wiring layer, and is excellent in electromigration resistance, and to provide a method for manufacturing the same.
SOLUTION: The semiconductor integrated circuit device includes: a semiconductor substrate having a circuit element therein; an insulating layer formed on a main surface of the semiconductor substrate; a trench formed at least by using the insulating layer; and a copper wire formed in the trench. A line width of the copper wire is 70 nm or less, an average crystal grain diameter in a portion in a distance which is 1/4 of a distance between a bottom surface of the trench of the copper wire and a height of the trench is 1.3 times or more of the wire length, and a ratio of the average crystal grain diameter to the average crystal grain diameter of the surface of the uppermost part of the trench is 85% or more. The semiconductor integrated circuit device having such characteristics is manufactured by a cycle annealing treatment in which a maximum temperature is set at 450°C or higher or by electrolytic plating using a copper sulfate plating bath with a purity of more than 6 N and an anode copper electrode with a purity of more than 6 N.
Outline of related art and contending technology (In Japanese)

半導体集積回路装置(LSI)はムーアの法則で言われている3年で集積度が4倍になるというハイスピードで高集積度化が進められており、国際半導体技術ロードマップ(International Technology Roadmap for Semiconductor)で、2009年版(ITRS 2009 Edition)のMPU(Micro Processing Unit)の配線を例に挙げると、集積度を向上させるために配線幅の目標値が2013年は32nm、2015年は25nm、2017年は20nmとなっており、高速動作を確保するために抵抗率の目標値は夫々4.83μΩcm、5.44μΩcm、5.99μΩcm、となっている。

このようなLSIの高集積化、高密度化及び高速化の要求に伴い、配線の微細化及び多層化が進展しており、LSIの配線についても、これまで広く使用されてきたアルミニウム(Al)又はアルミニウム合金の代わりに、銅(Cu)配線の実用化が検討されるようになった。Cu配線は、(1)低抵抗、(2)アルミニウムやその合金よりも大きな許容電流、(3)高いエレクトロマイグレーション耐性、及び(4)高融点等の特徴を有するため、Al配線に比べて微細化する上で優位である。また、Cu配線の実用化で必要となる技術、例えば、めっき法等による配線形成方法及び化学的機械研磨法CMP等による多層配線層の平坦化技術も同時に開発されており、多層Cu配線構造を有する半導体装置はLSIの分野において、今後、益々重要な地位を占めるようになっている。

多層Cu配線構造を有する半導体装置においては、銅配線層の低抵抗率化と耐エレクトロマイグレーションを向上させるために、銅配線層の平均結晶粒径(グレインサイズ)を大きくすることが有効であることがよく知られている(特許文献1~3を参照)。平均結晶粒径(グレインサイズ)を大きくするための様々な方法としては、例えば、前記の特許文献1において200℃以上600℃未満のアニール(加熱)処理を行うことが開示されている。同様に、前記の特許文献2には、450℃のアニール処理によって、平均結晶粒径を拡大させて、銅配線層の比抵抗を低減することが開示されている。

本発明者等も、銅配線層の低抵抗率化と耐エレクトロマイグレーションの向上を図るために、銅配線のトレンチの側面と平行な面又は銅配線表面における平均結晶粒径を所定の範囲に規定するとともに、それらの各面における平均結晶粒径を均一化するために、平均結晶粒径を所定の範囲に制御できる様々な方法を提案した(特許文献4及び5)。その中で、前記の特許文献4には、高純度(99.99~99.999999質量%)の硫酸銅めっき浴及び高純度(99.99~99.999999質量%)の銅電極を用いた電解めっきによってトレンチ内に銅めっき層を形成する方法が開示されている。

さらに、めっき法等による銅配線形成方法については、特許文献6において、半導体ウエハのパーティクルの付着を防止する電気銅めっき方法として、3N(99.9質量%)~6N(99.9999質量%)の純度を有する純銅をアノードとして使用することが提案されている。

Field of industrial application (In Japanese)

本発明は、半導体集積回路装置、特に配線幅70nm及びそれ以下の配線幅を備える高集積の半導体集積回路装置とその製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
回路素子が形成された半導体基体と、前記半導体基体の主表面上に形成された絶縁層と、少なくとも前記絶縁層を利用して形成されたトレンチと、前記トレンチ内に形成された銅配線とを備え、前記銅配線の線幅が70nm以下で、前記銅配線の前記トレンチの底面から前記トレンチの高さの1/4の距離にある部分の平均結晶粒径は、配線幅の1.3倍以上であり、且つ、前記トレンチの最上部表面の平均結晶粒径に対して比率が85%以上であることを特徴とする半導体集積回路装置。

【請求項2】
 
前記銅配線の前記トレンチの底部から前記トレンチの高さの1/4の距離にある部分の結晶粒は、45nm以下の結晶粒径の存在比が10%以下であることを特徴とする請求項1に記載の半導体集積回路装置。

【請求項3】
 
前記銅配線の前記トレンチの底面から前記トレンチの高さの1/4の距離にある部分の平均結晶粒径は、前記トレンチの最上部表面の平均結晶粒径に対して比率が90%以上であることを特徴とする請求項2に記載の半導体集積回路装置。

【請求項4】
 
請求項1~3の何れかに記載の半導体集積回路装置の製造方法であって、前記銅配線の配線層は、銅層を半導体基体にめっき法によって堆積させた後、前記の半導体基体に対して、下記の(1)式の条件で、周期数2回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法。
200℃≦TL<450℃≦TH (1)
(式中、TL及びTHは、それぞれサイクルアニールの最低温度及び最高温度である。)

【請求項5】
 
前記のサイクルアニールの最高温度(TH)に保持される時間は、1周期当たり10分以内であることを特徴とする請求項4に記載の半導体集積回路装置の製造方法。

【請求項6】
 
請求項1~3の何れかに記載の半導体集積回路装置の製造方法であって、純度がそれぞれ99.9999質量%を超える硫酸銅めっき浴、及びアノードに純度が99.9999質量%を超える銅電極を用いた電解めっきによって前記トレンチ内に銅めっき層を形成することを特徴とする半導体集積回路装置の製造方法。

【請求項7】
 
請求項6に記載の製造方法によって前記トレンチ内に銅めっき層を堆積させた後、前記の半導体基体に対して、下記の(1)式の条件で、周期数2回以上でサイクルアニールを行うことを特徴とする半導体集積回路装置の製造方法。
200℃≦TL<450℃≦TH (1)
(式中、TL及びTHは、それぞれサイクルアニールの最低温度及び最高温度である。)

【請求項8】
 
前記のサイクルアニールの最高温度(TH)に保持される時間は、1周期当たり10分以内であることを特徴とする請求項7に記載の半導体集積回路装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

※Click image to enlarge.

JP2012124608thum.jpg
State of application right Registered
Please contact us by E-mail or facsimile if you have any interests on this patent.


PAGE TOP

close
close
close
close
close
close
close