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NORMALLY-OFF NITRIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR HAVING IMPROVED OHMIC CHARACTERISTICS UPDATE_EN commons meetings

Patent code P150011254
Posted date Feb 2, 2015
Application number P2014-256754
Publication number P2015-159274A
Patent number P6548065
Date of filing Dec 19, 2014
Date of publication of application Sep 3, 2015
Date of registration Jul 5, 2019
Priority data
  • P2014-010850 (Jan 24, 2014) JP
Inventor
  • (In Japanese)分島 彰男
  • (In Japanese)江川 孝志
Applicant
  • (In Japanese)国立大学法人名古屋工業大学
Title NORMALLY-OFF NITRIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR HAVING IMPROVED OHMIC CHARACTERISTICS UPDATE_EN commons meetings
Abstract PROBLEM TO BE SOLVED: To improve the ohmic characteristics in a source electrode and a drain electrode, occurring when normally-off is achieved, by a recess structure of the HEMT element of a nitride semiconductor.
SOLUTION: In an InAlGaN-based field effect transistor where a channel layer, a barrier layer, and an n-type impurity-doped layer are laminated sequentially on a substrate, a source electrode and a drain electrode are formed on the n-type impurity-doped layer, and a gate electrode is formed on the barrier layer from which the n-type impurity-doped layer is removed, a region of higher impurity concentration than other region exists at least in a part of the n-type impurity-doped layer in the thickness direction.
Outline of related art and contending technology (In Japanese)

窒化物半導体電界効果トランジスタをパワーデバイスに用いる場合、安全性ならびに従来のSiパワーデバイスとの互換性の観点から、ノーマリオフ型であることが強く求められている。窒化物半導体電界効果トランジスタにおいて、ノーマリオフを実現する方法の一つとして、高速電子移動度トランジスタ(High Electron Mobility Transistor: HEMT)構造のゲート部をそれ以外の部分に対して掘り下げたリセスゲート構造が知られている(非特許文献1参照)。このリセス構造を用いたGaN/AlGaNヘテロ構造の場合、トランジスタの閾値を決定するチャネル層(GaN層)上のAlGaN層の膜厚を制御しなければならないが、これまでは、エッチングに用いるプラズマ密度、ガス密度、基板表面温度によりエッチング速度が決定されるため、エッチングの深さを基板面内で制御することが困難であった。特に、大口径ウェーハの面内では、エッチング深さの制御はより一層困難になる。

基板表面での条件の不均一性によらずエッチング深さを制御する方法として選択ドライエッチングという手法が従来から提案されている。これは、被エッチング材料の種類によるエッチング速度の違いを利用して、材料が異なる界面でエッチングを止めるものである。結晶成長により、GaN(基板側)/AlGaN/GaN(表面側)構造を作製し、フッ素系のエッチングガスを用いることによって、表面側のGaNをエッチングした後、露出するAlGaN層ではAlのフッ化物が生成し、これによりエッチングをストップする方法が用いられる(非特許文献2参照)。

しかしながら、AlGaN/GaN(表面側)の界面のGaN側には正電荷が誘起され、AlGaN側には負電荷が誘起されるために、伝導帯に大きなノッチが発生し、ソース電極およびドレイン電極において良好なオーミック電極を形成することが難しい。これを回避するために、非特許文献2のオーミック接触は、電子走行層(チャネル層)に電極金属を直接接触させる構造としているが、オーミック接触が点で形成されており、半導体表面上に面で電極を形成する場合と比較して、接触抵抗が大きくなるという問題がある。

Field of industrial application (In Japanese)

本発明は、電界効果トランジスタ(FET)、特にノーマリオフ型HEMT素子に係る。

Scope of claims (In Japanese)
【請求項1】
 
基板上に少なくともチャネル層、バリア層、n型Siドープ層が順次積層され、当該n型Siドープ層上にソース電極およびドレイン電極が形成され、n型Siドープ層が除去されたバリア層上にゲート電極が形成されたInAlGaN系電界効果トランジスタであって、前記n型Siドープ層内の膜厚方向の少なくとも一部において、Si濃度が他の部位より高濃度の部位があり、前記チャネル層、バリア層、n型Siドープ層をチャネル層/バリア層/n型Siドープ層なる積層構造として表した場合において、前記積層構造がGaN/AlXGa1-XN(X>0)/n型GaN、AlXGa1-XN/AlYGa1-YN/n型GaN(0<X<Y)、またはGaN/InXAl1-XN(X>0)/n型GaNのいずれかであり、前記n型Siドープ層のSi濃度が、ソース電極およびドレイン電極近接部、ならびにバリア層近接部よりも中央部において高く、その濃度変化がステップ状あるいは連続的であり、前記中央部はシート状のSi層を含み、前記n型Siドープ層のSi濃度が、SIMS装置による測定により、前記n型Siドープ層とバリア層との界面から2nm以下の前記n型Siドープ層側に、前記Si濃度のピーク(Highly-doped layer)があり、前記n型Siドープ層とバリア層との界面から10nm以上の前記n型Siドープ層側に亘って伝導帯のバレーがあるGaN系電界効果トランジスタ。

【請求項2】
 
前記中央部はシート状のSi層である請求項1に記載のGaN系電界効果トランジスタ。

【請求項3】
 
前記積層構造はGaN/AlXGa1-XN(X>0)/n型GaNである請求項1または2に記載のGaN系電界効果トランジスタ。

【請求項4】
 
前記積層構造は前記基板とチャネル層の間に緩衝層をさらに備える請求項1~3に記載のGaN系電界効果トランジスタ。

【請求項5】
 
前記n型Siドープ層が、前記バリア層内の分極電荷の少なくとも10%の面密度Ns2でn型Siがドープされた領域と、当該領域のn型Si面密度よりも低い面密度でn型Siがドープされた領域とを有する、請求項4に記載のGaN系電界効果トランジスタ。

【請求項6】
 
前記シート状のSi層の面密度Ns2が1012cm-2以上である請求項5に記載のGaN系電界効果トランジスタ。

【請求項7】
 
前記バリア層の厚みが1~10nmであり、前記n型Siドープ層の厚みが3~15nmである、請求項1~6に記載のGaN系電界効果トランジスタ。

【請求項8】
 
前記ゲート電極がショットキー型である、請求項1~7に記載のGaN系電界効果トランジスタ。

【請求項9】
 
前記ゲート電極が金属‐絶縁膜‐半導体のMIS型である、請求項1~7に記載のGaN系電界効果トランジスタ。
IPC(International Patent Classification)
F-term
Drawing

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JP2014256754thum.jpg
State of application right Registered
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