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DATA COMPRESSOR AND DATA DECOMPRESSOR meetings

Patent code P150011514
File No. S2013-1060-N0
Posted date Mar 9, 2015
Application number P2013-118356
Publication number P2014-236449A
Patent number P6168595
Date of filing Jun 4, 2013
Date of publication of application Dec 15, 2014
Date of registration Jul 7, 2017
Inventor
  • (In Japanese)山際 伸一
  • (In Japanese)坂本 比呂志
Applicant
  • (In Japanese)国立大学法人筑波大学
  • (In Japanese)国立大学法人九州工業大学
Title DATA COMPRESSOR AND DATA DECOMPRESSOR meetings
Abstract PROBLEM TO BE SOLVED: To implement efficient data transmission between transmitting and receiving ends using compression and decompression processes with a constant processing delay.
SOLUTION: A data compressor according to an aspect of the present invention includes: a conversion section for converting two or more symbols included in an input data string comprising a plurality of fixed length symbols to one symbol if two or more successive symbols are registered, and an output section for, if two or more symbols are converted to one symbol in the conversion section, outputting the one symbol, and otherwise, outputting the two or more symbols.
Outline of related art and contending technology (In Japanese)

近年における、データストリームがネットワーク上を流れる環境下では、データストリームを形成するストリームデータに対するリアルタイム処理を行うため、ストリームデータを送受信する様々なエンティティ間におけるデータ伝送時間の短縮化が求められている。エンティティは、例えば、ネットワークに接続された様々な通信機器(端末装置,中継装置)である。また、データストリームは、通信機器内に搭載されたプロセッサ,LSI(Large Scale Integrated Circuit),FPGA(Field Programmable Gate Array)の

ような様々なストリームデータに対する処理を行う電子回路チップ間を流れる。電子回路チップもエンティティの1つであり、エンティティ間の通信は、通信機器間の通信だけでなく、通信機器内部の電子回路チップ間の通信(いわゆる内部通信)を含む。

近年では、ストリームデータ量が増大する傾向にある。或る量のストリームデータを送信側から受信側へ効率的に伝送する手法として、エンティティ間を結ぶ伝送路の周波数を上げる(伝送帯域を広げる)ことや、エンティティ間を複数の伝送路で結び、ストリームデータを並列に送信することが考えられる。しかしながら、これらの手法は、物理的、周波数的な限界がいずれ来ると考えられている。

そこで、送信側エンティティでストリームデータの圧縮を行うことで、送信データ量の減少に伴うデータ伝送時間の短縮化を以て、データ伝送の効率化を図ることが考えられている。例えば、通信機器において、送信データを圧縮装置(LZWやRLEなど複数の圧縮アルゴリズムを含む)に接続し、元の送信データと、複数の圧縮アルゴリズムのそれぞれによる処理を経たデータとのそれぞれのデータサイズを比較し、最も小さいサイズのデータを通信機器から送出する技術がある(例えば、特許文献1)。

Field of industrial application (In Japanese)

本発明は、データ圧縮器及びデータ解凍器に関する。

Scope of claims (In Japanese)
【請求項1】
 
受信側の通信機器にストリームデータを送信する送信側の通信機器に搭載されるデータ圧縮器であって、
複数の固定長のシンボルからなる前記ストリームデータである入力データ列の入力を受け、前記入力データ列をシンボル単位で保持及び出力するラッチと、
シンボル数が固定の2以上のシンボルに対応する変換先の1つのシンボルをそれぞれ示す複数のエントリが登録されたメモリであって、前記ラッチから出力された、連続する2以上のシンボルに対応する1つのシンボルを前記複数のエントリから検索する処理を1回行い、前記連続する2以上のシンボルに対応する1つのシンボルがヒットした場合に、前記ヒットした1つのシンボルを出力すると共に、前記ヒットした1つのシンボルの出力を示す信号を出力するメモリと、
前記ラッチから出力される前記連続する2以上のシンボルと、前記メモリから出力される前記ヒットした1つのシンボルと前記信号とを入力可能であり、前記メモリから出力された前記信号に基づいて前記ラッチから出力された前記連続する2以上のシンボルと前記メモリから出力された前記ヒットした1つのシンボルとの一方を出力するセレクタと、
を含み、
前記メモリにおける処理遅延がほぼ固定されており、前記セレクタの処理遅延がほぼ一定であり、前記ラッチから前記連続する2以上のシンボルが出力されてから前記セレクタが前記連続する2以上のシンボルと前記メモリから出力された前記1つのシンボルとの一方を出力するまでの処理遅延が固定化されている
データ圧縮器。

【請求項2】
 
前記入力データ列に含まれる前記シンボル間の大小関係に基づいて、前記入力データ列に含まれる前記シンボル間の区切位置を決定する区切位置決定回路
をさらに含み、
前記メモリは、前記ラッチから出力される前記2以上のシンボルであって、前記区切位置を基準とした所定数ずつのシンボルに対し、対応する1つのシンボルを出力すると共に
、前記1つのシンボルの出力を示す信号を出力する
請求項1に記載のデータ圧縮器。

【請求項3】
 
前記セレクタの、前記2以上のシンボルが1つのシンボルに変換された場合の出力は、そうでない場合の出力が取り得ない値となる
請求項1又は2に記載のデータ圧縮器。

【請求項4】
 
前記メモリは、CAM(Content Addressable Memory)である
請求項1から3のいずれか一項に記載のデータ圧縮器。

【請求項5】
 
前記メモリは、前記ラッチから出力された連続する2つのシンボルに対応する1つのシンボルを出力する
請求項1から4のいずれか一項に記載のデータ圧縮器。

【請求項6】
 
前記ラッチは、所定のクロック信号に従って動作する第1~第3のフリップフロップを含み、
前記第1のフリップフロップは、入力された前記シンボルを保持すると共に前記クロック信号に従い保持しているシンボルを前記第2のフリップフロップ及び前記メモリに出力し、
前記第2のフリップフロップは、前記第1のフリップフロップが出力した前記シンボルを保持すると共に前記クロック信号に従い保持しているシンボルを前記第3のフリップフロップ及び前記メモリに出力し、
前記第3のフリップフロップは、前記第2のフリップフロップが出力した前記シンボルを保持すると共に前記クロック信号に従い保持しているシンボルを前記セレクタに出力し、
第1のタイミングにおいて、前記第1のフリップフロップ及び前記第2のフリップフロップに保持された連続する2つのシンボルが、それぞれ後段のフリップフロップ及び前記メモリに出力されると、
第2のタイミングにおいて、前記メモリが、前記1つのシンボルの出力を示す信号を出力した場合、前記セレクタは前記メモリが出力した1つのシンボルを出力し、
前記第2のタイミングにおいて、前記メモリが、前記1つのシンボルの出力を示す信号を出力しない場合、前記セレクタは、当該第2のタイミングにおいて前記第2のフリップフロップ及び前記第3のフリップフロップに保持されている連続する2つのシンボルを逐次出力する
請求項5に記載のデータ圧縮器。

【請求項7】
 
前記1つシンボルの出力を示す信号は、前記セレクタが出力するシンボルを解凍するデータ解凍器へ接続される信号線にも出力される
請求項1から6のいずれか一項に記載のデータ圧縮器。

【請求項8】
 
請求項7に記載のデータ圧縮器を複数直列に接続し、
前段のデータ圧縮器の前記セレクタが出力するシンボルを後段のデータ圧縮器に前記入力データ列として入力するデータ圧縮装置であって、
より後段のデータ圧縮器において置き換えられたシンボルほど、複数直列に接続される前記データ解凍器のうち前段のデータ圧縮器において解凍される
データ圧縮装置。

【請求項9】
 
データ圧縮器に搭載された送信側の通信機器から送信されるストリームデータを受信する受信側の通信機器に搭載されるデータ解凍器であって、
固定長のシンボルを含む前記ストリームデータである入力データ列の入力を受け、前記
入力データ列をシンボル単位で保持及び出力するラッチと、
圧縮処理を行い前記入力データ列を生成したデータ圧縮器において変換される2以上のシンボルが、変換前の1つのシンボルに対応付けて登録されるメモリであって、前記ラッチから出力された1つのシンボルに対応する2以上のシンボルを出力するメモリと、
前記メモリから2以上のシンボルが出力された場合、所定の制御信号を出力する検知回路と、
前記制御信号が入力される場合、前記メモリが出力した前記2以上のシンボルを出力し、そうでない場合、前記ラッチから入力される前記1つのシンボルを出力するセレクタと、
を含み、前記メモリ、前記検知回路及び前記セレクタは解凍処理の処理遅延を固定的にする
データ解凍器。

【請求項10】
 
送信側の通信機器から送信されるストリームデータを受信する受信側の通信機器に搭載されるデータ解凍器であって、
固定長のシンボルを含む前記ストリームデータである入力データ列の入力を受け、前記入力データ列をシンボル単位で保持及び出力するラッチと、
1つのシンボルに対応付けて、2以上のシンボルが登録されるメモリであって、前記ラッチから出力された1つのシンボルに対応する2以上のシンボルを出力するメモリと、
圧縮処理を行い前記入力データ列を生成したデータ圧縮器から、前記入力データ列に含まれる前記シンボルが前記データ圧縮器において変換されたものであるか否かの少なくとも一方を示すフラグの入力を受けると共に、前記フラグが、前記入力データ列に含まれる前記シンボルが前記データ圧縮器において変換されたものであることを示す場合、前記メモリが出力した前記2以上のシンボルを出力し、前記フラグが、前記入力データ列に含まれる前記シンボルが前記データ圧縮器において変換されたものでないことを示す場合、前記ラッチから入力される前記1つのシンボルを出力するセレクタと、
を含み、前記メモリ及び前記セレクタは解凍処理の処理遅延を固定的にする
データ解凍器。

【請求項11】
 
前記メモリは、前記データ圧縮器が有するCAMにおいてアドレスとして保持されているシンボルに対応付けて保持している2以上のシンボルを出力する
請求項9又は10に記載のデータ解凍器。

【請求項12】
 
前記データ圧縮器と同数の、前記データ圧縮器に各々が対応する、請求項9~11の何れか一項に記載のデータ解凍器を直列に接続し、対応するデータ圧縮器から受信したフラグに基づいて、データ解凍器のセレクタが2以上のシンボル又は入力データ列に含まれるシンボルを出力する
データ解凍装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2013118356thum.jpg
State of application right Registered
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