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(In Japanese)高電圧絶縁ゲート型電力用半導体装置の設計方法および製造方法 commons meetings

Patent code P160012784
File No. (S2012-0781-N0)
Posted date Feb 18, 2016
Application number P2014-518707
Patent number P6288678
Date of filing May 29, 2013
Date of registration Feb 16, 2018
International application number JP2013064943
International publication number WO2013180186
Date of international filing May 29, 2013
Date of international publication Dec 5, 2013
Priority data
  • P2012-123462 (May 30, 2012) JP
  • P2012-195347 (Sep 5, 2012) JP
Inventor
  • (In Japanese)大村 一郎
  • (In Japanese)田中 雅浩
  • (In Japanese)附田 正則
  • (In Japanese)三木 大和
Applicant
  • (In Japanese)国立大学法人九州工業大学
Title (In Japanese)高電圧絶縁ゲート型電力用半導体装置の設計方法および製造方法 commons meetings
Abstract (In Japanese)ウエハに対するトレンチゲートの形成工程の時間が短く、ウエハの薄層化、大口径化に対応可能な、量産性の高い高電圧絶縁ゲート型電力用半導体装置を提供する。トレンチIGBTの構造の主要部であるトレンチゲートとMOSトランジスタ構造が形成される部分を含む構造部分であるメサ幅S、トレンチ深さDT、ゲート絶縁膜厚Tox、ゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、セル幅2Wは前記基準となる構造と同じであり、前記基準となる構造が、トレンチ深さDTが、5~6μm、隣接するトレンチの中心間距離が3~4μmで、全体のセル幅2Wが15~20μmであり、導通状態でのゲート駆動電圧Vgeが15Vであるとするとき、スケール比率kが3以上である高電圧絶縁ゲート型電力用半導体装置。
Outline of related art and contending technology (In Japanese)

高電圧絶縁ゲート型半導体装置としてはIGBT(Insulated Gate Bipolar Transistor)が広く用いられている。図1にIGBTの構造図を示す。

図1に示すように、IGBTの構造は、低濃度N型層(Nベース層1)の表面側に選択的に形成され、広い間隔と狭い間隔を交互に有するトレンチ2,3と、トレンチ2,3の表面に形成されたゲート絶縁膜4,5と、ゲート絶縁膜4,5の内側に形成されたポリシリコンからなるゲート電極(制御電極)6,7と、狭い間隔を有する隣り合うトレンチ間に選択的に形成されたPベース層(Pウエル層)8と、Pベース層8の表面に選択的に形成された高濃度のNソース層9と、Pベース層8とNソース層9の双方に接続する第一の主電極(エミッタ電極10)とを備えている。前記のNソース層9と、Pベース層8と、Nベース層1の表面部にMOSトランジスタ構造が形成され、広い間隔の隣り合うトレンチ間にトレンチと同程度の深さを有するP型層(電位が固定されないP型層11)が、エミッタ電極10と接続しない状態で、またはエミッタ電極10と高抵抗で接続された状態で形成されている。さらに、IGBT構造は、Nベース層1の裏面側に一様に形成された、Nベース層1よりも不純物濃度の高いNバッファ層12と、Nバッファ層12の表面に一様に形成された高濃度のP型層(Pエミッタ層13)と、Pエミッタ層13の表面に一様に形成された第2の主電極(コレクタ電極14)を備えている。

トレンチ構造を有するIGBTについては、特許文献1、非特許文献1~9に示すように、各種の提案や研究がなされている。

Field of industrial application (In Japanese)

本発明は電力用半導体装置に関するものであり、特に導通損失の少ない高電圧絶縁ゲート型電力用半導体装置の設計方法および製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
低濃度第1導電型ベース層と、
前記低濃度第1導電型ベース層の表面側に、広い間隔と狭い間隔を交互に有するように選択的に形成された複数のトレンチと、
前記トレンチの表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の内側に形成されたゲート電極と、
前記狭い間隔で隣り合うトレンチ間に選択的に形成された第2導電型ベース層と、
前記第2導電型ベース層の表面に選択的に形成された高濃度の第1導電型ソース層と、
前記第2導電型ベース層と第1導電型ソース層の双方に接続する第一の主電極と、
前記低濃度第1導電型ベース層の裏面側に一様に形成され、該低濃度第1導電型ベース層よりも不純物濃度の高い第1導電型バッファ層と、
該第1導電型バッファ層の表面に一様に形成された高濃度の第2導電型エミッタ層と、
該第2導電型エミッタ層の表面に形成された第2の主電極と
を有する高電圧絶縁ゲート型電力用半導体装置の設計方法において、
セル幅2Wは、15~20μmで、基準となる構造と同じ長さであり、
前記トレンチ深さDTは、前記基準となる構造が5~6μmであり、
前記第2導電型ベース層のメサ領域の半幅S、トレンチ深さDTを、基準となる構造に対して小型化のスケール比率kの逆数となる関係とし、
前記スケール比率k3以上とすることを特徴とする、高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項2】
 
記ゲート絶縁膜厚Tox、前記第一の主電極と前記第二の主電極とが導通状態でのゲート駆動電圧Vgeが、基準となる構造に対する小型化のスケール比率kの逆数となる関係を有し、
前記基準となる構造は、隣接するトレンチの中心間距離が3~4μmで、ゲート駆動電圧Vgeが15Vであることを特徴とする、請求項1記載の高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項3】
 
記第2導電型エミッタ層の不純物濃度の傾斜の平均値を第2導電型エミッタ層の不純物総量で割った値が、前記広い間隔の隣り合うトレンチ間に形成された電位が固定されない第2導電型層の不純物濃度の傾斜の平均値および前記第2導電型ベース層の不純物濃度の傾斜の平均値を、それぞれの不純物総量で割った値より低いことを特徴とする請求項1または2記載の高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項4】
 
前記スケール比率kが5以上であることを特徴とする、請求項1から3のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項5】
 
前記低濃度第1導電型ベース層の裏面側に形成される前記第2導電型エミッタ層の厚みが、1μm以下10nm以上であることを特徴とする、請求項1から4のいずれかの項に記載の高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項6】
 
前記トレンチ内部のゲート電極がP型ポリシリコンであることを特徴とする請求項1記載の高電圧絶縁ゲート型電力用半導体装置の設計方法

【請求項7】
 
請求項5記載の高電圧絶縁ゲート型電力用半導体装置の設計方法により前記高電圧絶縁ゲート型電力用半導体装置を製造するに際し、最初に、低濃度第1導電型ベース層の裏面側の第1導電型バッファ層と第2導電型エミッタ層を形成し、その後、前記低濃度第1導電型ベース層の表面側の前記トレンチ、電位が固定されない第2導電型層、前記第2導電型ベース層、前記第1導電型ソース層、および前記ゲート絶縁膜を含む表面構造を形成することを特徴とする高電圧絶縁ゲート型電力用半導体装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2014518707thum.jpg
State of application right Registered
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