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(In Japanese)スピン注入磁化反転MTJを用いた不揮発性SRAM/ラッチ回路

Patent code P160012840
File No. J1013-01WO
Posted date Mar 10, 2016
Application number P2009-530030
Patent number P5170706
Date of filing Jul 31, 2008
Date of registration Jan 11, 2013
International application number JP2008063787
International publication number WO2009028298
Date of international filing Jul 31, 2008
Date of international publication Mar 5, 2009
Priority data
  • P2007-225697 (Aug 31, 2007) JP
  • P2007-227261 (Sep 3, 2007) JP
Inventor
  • (In Japanese)山本 修一郎
  • (In Japanese)菅原 聡
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)スピン注入磁化反転MTJを用いた不揮発性SRAM/ラッチ回路
Abstract (In Japanese)本発明は、データを記憶する双安定回路30と、双安定回路30に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子MTJ1およびMTJ2と、を具備し、強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的に記憶されたデータを双安定回路30にリストア可能である記憶回路である。本発明によれば、双安定回路30へのデータの書き込みおよび読み出しを高速に行うことができる。また、電源が遮断されても強磁性トンネル接合素子MTJ1およびMTJ2に不揮発的にストアされたデータを双安定回路30にリストアすることが可能である。
Outline of related art and contending technology (In Japanese)

電子機器等に用いられる揮発性の記憶回路として、SRAM(Static Ramdom Access Memory)がよく知られている。図1はMOS(Metal Oxide Semiconductor)電界効果トランジスタ(FET:Field Effect Transistor)を用いたSRAMのメモリセルを示す回路図である。メモリセルは、双安定回路30、2つの入出力トランジスタm5、m6を有している。双安定回路30は、CMOSインバータ10(第1インバータ回路)およびCMOSインバータ20(第2インバータ回路)がリング状に接続されている。インバータ10は、p型MOSFETm1とn型MOSFETm2とを有している。FETm1とFETm2において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQに、ドレインが共通にノードQBに接続されている。インバータ20はp型MOSFETm3とn型MOSFETm4とを有している。FETm3とFETm4において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQBに、ドレインが共通にノードQに接続されている。このように、インバータ10およびインバータ20はリング状に接続されている。ノードQはn型FETm5を介しデータ入出力線DINに接続され、ノードQBはn型FETm6を介しデータ入出力線DINBに接続されている。FETm5およびm6のゲートはワード線WLに接続されている。

このような構成により、双安定回路30にデータを書き込み、保持し、読み出すことができる。しかしながら、SRAMはデータを保持している間は電力を消費する。また、電源を遮断すると、双安定回路30に記憶していたデータは消失してしまう。双安定回路30は対称構造を有しており、対称的に動作するため、電源遮断後、ノードQおよびQBが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードQおよびQBの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、データが決定されるためである。

また、電子機器等に用いられる揮発性のラッチ回路がよく知られている。ラッチ回路の一例として、図2はMOS(Metal Oxide Semiconductor)電界効果トランジスタ(FET:Field Effect Transistor)を用いたDラッチ回路の回路図である。Dラッチ回路は、双安定回路30、パスゲート80および90を有している。双安定回路30は、CMOSインバータ10(第1インバータ回路)およびCMOSインバータ20(第2インバータ回路)がパスゲート90を介してリング状に接続されている。インバータ10は、p型MOSFETm1とn型MOSFETm2とを有している。FETm1とFETm2において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQに、ドレインが共通にノードQBに接続されている。インバータ20はp型MOSFETm3とn型MOSFETm4とを有している。FETm3とFETm4において、ソースがそれぞれ電源Vsupplyおよびグランドに、ゲートが共通にノードQBに、ドレインが共通にパスゲート90を介してノードQに接続されている。このように、インバータ10およびインバータ20はリング状に接続されている。

パスゲート80(第1入力スイッチ)は、入力線DINとノードQとの間に接続されている。パスゲート80はp型MOSFETm5とn型MOSFETm6とを有している。FETm5とm6のソースとドレイン同士が接続されている。FETm5のゲートにはクロック補信号CLKBが入力し、FETm6のゲートにはクロック信号CLKが入力する。クロック信号CLKとしてハイレベルが入力すると、FETm5とm6とは共に導通し、パスゲート80は導通する。パスゲート90(第2入力スイッチ)は、ノードQとインバータ20との間に接続されている。パスゲート90は、p型MOSFETm7とn型MOSFETm8とを有している。FETm7のゲートにはクロック信号CLKが入力し、FETm8のゲートにはクロック補信号CLKBが入力する。クロック信号CLKとしてローレベルが入力すると、FETm7とm8とは共に導通し、パスゲート90は導通する。その他の接続および動作はパスゲート80と同じである。

このような構成により、クロック信号CLKがハイレベルのとき、パスゲート80は導通し、パスゲート90は遮断状態となる。これにより、入力線DINのデータが双安定回路30に書き込まれる。クロック信号CLKがローレベルのとき、パスゲート80は遮断状態となり、パスゲート90は導通する。これにより、双安定回路30がデータを保持する。双安定回路30に記憶されたデータはノードQまたはQBからデータを出力することができる。揮発性のDラッチ回路はデータを保持している間においても電力を消費する。また、電源を遮断すると、双安定回路30に記憶していたデータは消失してしまう。双安定回路30はパスゲート90が遮断状態のとき、双安定回路としては機能せず、一方でパスゲート80が導通状態にあるので、ノードQには入力線DINのデータが書き込まれ、ノードQBにはノードQの論理反転データが書き込まれる。したがって、電源遮断前のデータに関係なく、ノードQおよびQBのデータが決定される。また、双安定回路30はパスゲート90が導通状態の場合においてインバータ10とインバータ20の入力と出力が互いに接続される対称構造を有しており、対称的に動作するため、電源遮断後、ノードQおよびQBが一旦同電位となると、電源を復帰させてもデータを復帰させることができない。これは、電源を復帰させる際、ノードQおよびQBの電位が同電位のまま推移し、ある時点で、外来ノイズ等により電源遮断前のデータに関係なく、ノードQおよびQBのデータが決定されるためである。

電源を遮断してもデータが消失しない不揮発性の記憶回路として、フラッシュメモリ、MRAM(Magnetic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)およびPRAM(Phase-change Random Access Memory)等が知られている。これらの記憶回路においては、電源を遮断してもデータが消失しないため、その後電源を復帰すれば、データを読み出すことができる。

特許文献1には、ラッチ回路の相補的なノードにそれぞれ強磁性トンネル接合素子が接続されたMRAMが開示されている。
【特許文献1】
特開2006-19008号公報

Field of industrial application (In Japanese)

本発明は、記憶回路、ラッチ回路およびフリップフロップ回路に関し、特に双安定回路と強磁性トンネル接合素子とを有する記憶回路、ラッチ回路およびフリップフロップ回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記双安定回路は、第1インバータ回路と第2インバータ回路とがリング状に接続されており、
前記強磁性トンネル接合素子は前記第1インバータ回路と前記第2インバータ回路とが接続されるノードに接続され、
前記強磁性トンネル接合素子は、前記ノードと制御線との間に接続され、前記ノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とする記憶回路。

【請求項2】
 
前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項1記載の記憶回路。

【請求項3】
 
前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項1または2記載の記憶回路。

【請求項4】
 
前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項1から3のいずれか一項記載の記憶回路。

【請求項5】
 
前記ノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項1から4のいずれか一項記載の記憶回路。

【請求項6】
 
前記スイッチは、MOSFETを含むことを特徴とする請求項5記載の記憶回路。

【請求項7】
 
前記ノードは互いに相補ノードである第1ノードと第2ノードを含み、
前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含むことを特徴とする請求項1から4のいずれか一項記載の記憶回路。

【請求項8】
 
前記第1ノードと前記第1強磁性トンネル接合素子との間に、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、
前記第2ノードと前記第2強磁性トンネル接合素子との間に、前記データを前記第2強磁性トンネル接合素子から前記双安定回路にストアする際および前記データを前記第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第2スイッチと、を具備することを特徴とする請求項7記載の記憶回路。

【請求項9】
 
前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含むことを特徴とする請求項8記載の記憶回路。

【請求項10】
 
前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、
前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項7から9のいずれか一項記載の記憶回路。

【請求項11】
 
前記ノードにデータを入出力するための入出力スイッチを具備することを特徴とする請求項1から10のいずれか一項記載の記憶回路。

【請求項12】
 
前記入出力スイッチはワード線のレベルに応じ、前記ノードにデータを入出力することを特徴とする請求項11記載の記憶回路。

【請求項13】
 
前記入出力スイッチは、前記第1ノードにデータを入出力するための第1入出力スイッチと、前記第2ノードにデータを入出力するための第2入出力スイッチとを有することを特徴とする請求項7から10のいずれか一項記載の記憶回路。

【請求項14】
 
前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項1から13のいずれか一項記載の記憶回路。

【請求項15】
 
1以上の入力と1以上の出力を有する第1論理回路と、1以上の入力と1以上の出力を有する第2論理回路と、を有し、データを記憶する双安定回路と、
前記第1論理回路の出力のうち1つと前記第2論理回路の入力のうち1つとが接続された第1ノードと、
前記第2論理回路の出力のうち1つと前記第1論理回路の入力のうち1つとが接続された第2ノードと、
前記第1ノードおよび前記第2ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際には記憶すべき相補的なデータがそれぞれ前記第1論理回路と前記第2論理回路から前記第1ノードおよび前記第2ノードに出力され、前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際は、前記第1論理回路の前記第2ノードに接続された入力以外の入力には前記第1論理回路が前記第1ノードに前記第2ノードの論理反転を出力するような信号が入力され、前記第2論理回路の前記第1ノードに接続された入力以外の入力には前記第2論理回路が前記第2ノードに前記第1ノードの論理反転を出力するような信号が入力されており、
前記強磁性トンネル接合素子は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続されており、
前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。

【請求項16】
 
第1インバータ回路と第2インバータ回路とがリング状に接続され、データを記憶する双安定回路と、
前記第1インバータ回路と前記第2インバータ回路とが接続され互いに相補ノードである第1ノードおよび第2ノードと、
前記双安定回路に入力線から前記データを書き込むための第1入力スイッチと、
前記第1入力スイッチと相補的に動作し、前記双安定回路のデータを保持するための第2入力スイッチと、
前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアする強磁性トンネル接合素子と、を具備し、
前記強磁性トンネル接合素子に不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記強磁性トンネル接合素子は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続されており、
前記強磁性トンネル接合素子は、前記少なくとも一方のノードと制御線との間に接続され、前記少なくとも一方のノードと前記制御線との間に電流が流れることにより高抵抗となり、前記電流と反対方向に電流が流れることにより低抵抗となることを特徴とするラッチ回路。

【請求項17】
 
前記強磁性トンネル接合素子は、スピン注入磁化反転法により、前記強磁性電極フリー層の磁化方向を変更することを特徴とする請求項15または16記載のラッチ回路。

【請求項18】
 
前記データを前記双安定回路から前記強磁性トンネル接合素子にデータをストアする際に、前記制御線は前記強磁性トンネル接合素子にハイレベルの電圧を印加しさらにローレベルの電圧を印加することを特徴とする請求項15から17のいずれか一項記載のラッチ回路。

【請求項19】
 
前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に、前記制御線は前記強磁性トンネル接合素子にローレベルまたはハイレベルの電圧を印加することを特徴とする請求項15から18のいずれか一項記載のラッチ回路。

【請求項20】
 
前記少なくとも一方のノードと前記強磁性トンネル接合素子との間に接続され、前記データを前記双安定回路から前記強磁性トンネル接合素子にストアする際および前記データを前記強磁性トンネル接合素子から前記双安定回路にリストアする際に導通するスイッチを具備することを特徴とする請求項15から19のいずれか一項記載のラッチ回路。

【請求項21】
 
前記スイッチは、MOSFETを含むことを特徴とする請求項20記載のラッチ回路

【請求項22】
 
前記強磁性トンネル接合素子は、前記第1ノードと前記制御線との間に接続された第1強磁性トンネル接合素子と、前記第2ノードと前記制御線との間に接続された第2強磁性トンネル接合素子とを含むことを特徴とする請求項15から19のいずれか一項記載のラッチ回路。

【請求項23】
 
前記第1ノードと前記第1強磁性トンネル接合素子との間に設けられ、前記データを前記双安定回路から前記第1強磁性トンネル接合素子にストアする際および前記データを前記第1強磁性トンネル接合素子から前記双安定回路にリストアする際に導通する第1スイッチと、
前記第2ノードと前記第2強磁性トンネル接合素子との間に設けられ、前記データを前記第2強磁性トンネル接合素子にストアさせる際および前記データを前記双安定回路にリストアする際に導通する第2スイッチと、を具備することを特徴とする請求項22記載のラッチ回路。

【請求項24】
 
前記第1スイッチおよび前記第2スイッチは、それぞれMOSFETを含むことを特徴とする請求項23記載のラッチ回路。

【請求項25】
 
前記制御線とローレベルまたはハイレベルの電力線との間に接続された第3スイッチを具備し、
前記第3スイッチは、前記データを前記双安定回路から前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子にストアする際に遮断し、前記データを前記第1強磁性トンネル接合素子および第2強磁性トンネル接合素子から前記双安定回路にリストアする際に導通することを特徴とする請求項22から24のいずれか一項記載のラッチ回路。

【請求項26】
 
前記強磁性トンネル接合素子は、強磁性電極フリー層と、強磁性電極ピン層と、前記強磁性電極フリー層と前記強磁性電極ピン層との間に設けられたトンネル絶縁膜とを有することを特徴とする請求項15から25のいずれか一項記載のラッチ回路。

【請求項27】
 
請求項15から26のいずれか一項記載のラッチ回路を有するフリップフロップ回路。

【請求項28】
 
データを記憶する双安定回路と、
前記双安定回路に記憶されたデータを不揮発的にストアするスピントランジスタと、を具備し、
前記スピントランジスタに不揮発的に記憶されたデータを前記双安定回路にリストア可能であり、
前記双安定回路は、第1インバータ回路と第2インバータ回路とがリング状に接続されており、
前記スピントランジスタのソースおよびドレインの一方は、前記第1インバータ回路と前記第2インバータ回路とが接続されるノードに接続され、
前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とする記憶回路。

【請求項29】
 
1以上の入力と1以上の出力を有する第1論理回路と、1以上の入力と1以上の出力を有する第2論理回路と、を有し、データを記憶する双安定回路と、
前記第1論理回路の出力のうち1つと前記第2論理回路の入力のうち1つとが接続された第1ノードと、
前記第2論理回路の出力のうち1つと前記第1論理回路の入力のうち1つとが接続された第2ノードと、
前記第1ノードおよび前記第2ノードの少なくとも一方に接続され、前記双安定回路に記憶されたデータを強磁性電極フリー層の磁化方向に応じ不揮発的にストアするスピントランジスタと、を具備し、
前記データを前記双安定回路から前記スピントランジスタにストアする際には記憶すべき相補的なデータがそれぞれ前記第1論理回路と前記第2論理回路から前記第1ノードおよび前記第2ノードに出力され、前記データを前記スピントランジスタから前記双安定回路にリストアする際は、前記第1論理回路の前記第2ノードに接続された入力以外の入力には前記第1論理回路が前記第1ノードに前記第2ノードの論理反転を出力するような信号が入力され、前記第2論理回路の前記第1ノードに接続された入力以外の入力には前記第2論理回路が前記第2ノードに前記第1ノードの論理反転を出力するような信号が入力されており、
前記スピントランジスタのソースおよびドレインの一方は、前記第1ノードおよび前記第2ノードの少なくとも一方のノードに接続され、
前記スピントランジスタのソースおよびドレインの他方は、制御線に接続されることを特徴とするラッチ回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2009530030thum.jpg
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