記憶回路
| 国内特許コード | P160012844 |
|---|---|
| 整理番号 | AF15-01WO |
| 掲載日 | 2016年3月10日 |
| 出願番号 | 特願2013-540169 |
| 登録番号 | 特許第5479656号 |
| 出願日 | 平成25年2月19日(2013.2.19) |
| 登録日 | 平成26年2月21日(2014.2.21) |
| 国際出願番号 | JP2013054051 |
| 国際出願日 | 平成25年2月19日(2013.2.19) |
| 優先権データ |
|
| 発明者 |
|
| 出願人 |
|
| 発明の名称 |
記憶回路
|
| 発明の概要 | データを記憶する双安定回路３０と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子ＭＴＪ１、ＭＴＪ２と、前記双安定回路と前記不揮発性素子とのデータが一致する場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しない場合は、前記双安定回路のデータを前記不揮発性素子にストアする判定部５０と、を具備する記憶回路。 |
| 従来技術、競合技術の概要 |
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の双安定回路に記憶されているデータを強磁性トンネル接合素子（ＭＴＪ）に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にＭＴＪから双安定回路にデータをリストアする記憶装置が知られている（例えば特許文献１）。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、ＦＰＧＡ（Field Programmable Gate Array）またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。 |
| 産業上の利用分野 |
本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。 |
| 特許請求の範囲 |
【請求項1】 各々の記憶セルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数の記憶セルと、 前記複数の記憶セルにおいて、記憶セル毎に、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定し、前記双安定回路と前記不揮発性素子とのデータが一致すると判定した場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しないと判定した場合は、前記双安定回路のデータを前記不揮発性素子にストアする制御部と、 を具備することを特徴とする記憶回路。 【請求項2】 前記不揮発性素子は、抵抗値が変更されることにより前記双安定回路のデータをストアすることを特徴とする請求項１記載の記憶回路。 【請求項4】 前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続され、 前記制御部は、前記双安定回路にデータが記憶されているときの前記制御線の電圧に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項１または２記載の記憶回路。 【請求項5】 前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、 前記不揮発性素子は、一端が前記第１ノードに他端が前記制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が前記制御線との間に接続された第２不揮発性素子と、を含むことを特徴とする請求項４記載の記憶回路。 【請求項6】 前記双安定回路のデータを読み出す読出回路を具備し、 前記制御部は、前記読出回路の出力と、前記制御線の電圧と、に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項４記載の記憶回路。 【請求項7】 前記双安定回路は、相補的な第１ノードおよび第２ノードを含み、 前記制御線は、第１制御線と第２制御線とを含み、 前記不揮発性素子は、一端が前記第１ノードに他端が第１制御線に接続された第１不揮発性素子と、一端が前記第２ノードに他端が第２制御線との間に接続された第２不揮発性素子と、を含み、 前記制御部は、前記読出回路の出力と、前記第１制御線および前記第２制御線の電圧と、に基づき、前記第１不揮発性素子と前記第２不揮発性素子とのデータが矛盾するか否かを判定することを特徴とする請求項６記載の記憶回路。 【請求項8】 前記制御部は、スキップ信号を受信した場合、前記双安定回路と前記不揮発性素子とのデータが一致するか否かの判定を行なわないことを特徴とする請求項１、２および４から７のいずれか一項記載の記憶回路。 【請求項9】 各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、各々の領域が少なくとも２つのセルを有する複数の領域に分割された複数のセルと、 前記複数の領域毎に、前回に前記双安定回路にデータがリストアされた以降に、対応する領域に含まれるセルの少なくとも１つにおいて前記双安定回路のデータが揮発的に書き換えられているか否かを判定し、書き換えられていないと判定した場合、前記対応する領域に含まれるセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、書き換えられていると判定した場合、前記対応する領域に含まれるセルにおいて前記双安定回路のデータを前記不揮発性素子にストアする制御部と、 を具備することを特徴とする記憶回路。 【請求項12】 前記複数の領域毎に、前記双安定回路の少なくとも１つのデータが書き換えられたか否かを記憶する記憶部を具備することを特徴とする請求項９記載の記憶回路。 【請求項13】 前記制御部は、スキップ信号を受信した場合、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かの判定を行なわないことを特徴とする請求項９記載の記憶回路。 【請求項14】 前記不揮発性素子は強磁性トンネル接合素子であることを特徴とする請求項１、２、４から９、１２および１３のいずれか一項記載の記憶回路。 【請求項15】 強磁性トンネル接合素子と、 前記強磁性トンネル接合素子に不揮発的に書き込まれたデータを読み出す読出回路と、 前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、 前記読出回路の出力と、前記不揮発的に書き込むデータと、が一致しない場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込む制御部と、 を具備することを特徴とする記憶回路。 【請求項16】 前記制御部は、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致するか否かを判定し、一致したと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、一致しないと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込むことを特徴とする請求項１５記載の記憶回路。 【請求項17】 前記制御部は、スキップ信号を受信した場合、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致しているか否かの判定を行なわないことを特徴とする請求項１６記載の記憶回路。 |
| 国際特許分類(IPC) |
|
| Fターム |
|
| 出願権利状態 | 登録 |
| 参考情報 （研究プロジェクト等） | CREST 次世代エレクトロニクスデバイスの創出に資する革新材料・プロセス研究 領域 |
※
ライセンスをご希望の方、特許の内容に興味を持たれた方は、問合せボタンを押してください。
『 記憶回路』に関するお問合せ
- 国立研究開発法人科学技術振興機構（ＪＳＴ） 知的財産マネジメント推進部
- URL: http://www.jst.go.jp/chizai/
-
E-mail:
- Address: 〒102-8666 東京都千代田区四番町5-3
- TEL: 03-5214-8293
- FAX: 03-5214-8476
※ 同じキーワードでJ-STORE内を検索することが出来ます。→ J-STORE内を検索
