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(In Japanese)記憶回路

Patent code P160012844
File No. AF15-01WO
Posted date Mar 10, 2016
Application number P2013-540169
Patent number P5479656
Date of filing Feb 19, 2013
Date of registration Feb 21, 2014
International application number JP2013054051
Date of international filing Feb 19, 2013
Priority data
  • P2012-114988 (May 18, 2012) JP
Inventor
  • (In Japanese)山本 修一郎
  • (In Japanese)周藤 悠介
  • (In Japanese)菅原 聡
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)記憶回路
Abstract (In Japanese)データを記憶する双安定回路30と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子MTJ1、MTJ2と、前記双安定回路と前記不揮発性素子とのデータが一致する場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しない場合は、前記双安定回路のデータを前記不揮発性素子にストアする判定部50と、を具備する記憶回路。
Outline of related art and contending technology (In Japanese)

SRAM(Static Ramdom Access Memory)の双安定回路に記憶されているデータを強磁性トンネル接合素子(MTJ)に不揮発的にストアし、双安定回路の電源を遮断する。その後、双安定回路の電源投入時にMTJから双安定回路にデータをリストアする記憶装置が知られている(例えば特許文献1)。この記憶装置を、マイクロプロセッサ、システムオンチップ、マイクロコントローラ、FPGA(Field Programmable Gate Array)またはCMOS(Complementary Metal Oxide Semiconductor)ロジック等に用いることにより、消費電力を削減することができる。

Field of industrial application (In Japanese)

本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを備える記憶回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
各々の記憶セルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有する複数の記憶セルと、
前記複数の記憶セルにおいて、記憶セル毎に、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定し、前記双安定回路と前記不揮発性素子とのデータが一致すると判定した場合は、前記双安定回路のデータを前記不揮発性素子にストアせず、前記双安定回路と前記不揮発性素子とのデータが一致しないと判定した場合は、前記双安定回路のデータを前記不揮発性素子にストアする制御部と、
を具備することを特徴とする記憶回路。

【請求項2】
 
前記不揮発性素子は、抵抗値が変更されることにより前記双安定回路のデータをストアすることを特徴とする請求項1記載の記憶回路。

【請求項4】
 
前記不揮発性素子は、一端が前記双安定回路内のノードに他端が制御線に接続され、
前記制御部は、前記双安定回路にデータが記憶されているときの前記制御線の電圧に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項1または2記載の記憶回路。

【請求項5】
 
前記双安定回路は、相補的な第1ノードおよび第2ノードを含み、
前記不揮発性素子は、一端が前記第1ノードに他端が前記制御線に接続された第1不揮発性素子と、一端が前記第2ノードに他端が前記制御線との間に接続された第2不揮発性素子と、を含むことを特徴とする請求項4記載の記憶回路。

【請求項6】
 
前記双安定回路のデータを読み出す読出回路を具備し、
前記制御部は、前記読出回路の出力と、前記制御線の電圧と、に基づき、前記双安定回路と前記不揮発性素子とのデータが一致するか否かを判定することを特徴とする請求項4記載の記憶回路。

【請求項7】
 
前記双安定回路は、相補的な第1ノードおよび第2ノードを含み、
前記制御線は、第1制御線と第2制御線とを含み、
前記不揮発性素子は、一端が前記第1ノードに他端が第1制御線に接続された第1不揮発性素子と、一端が前記第2ノードに他端が第2制御線との間に接続された第2不揮発性素子と、を含み、
前記制御部は、前記読出回路の出力と、前記第1制御線および前記第2制御線の電圧と、に基づき、前記第1不揮発性素子と前記第2不揮発性素子とのデータが矛盾するか否かを判定することを特徴とする請求項6記載の記憶回路。

【請求項8】
 
前記制御部は、スキップ信号を受信した場合、前記双安定回路と前記不揮発性素子とのデータが一致するか否かの判定を行なわないことを特徴とする請求項1、2および4から7のいずれか一項記載の記憶回路。

【請求項9】
 
各々のセルが、データを記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、各々の領域が少なくとも2つのセルを有する複数の領域に分割された複数のセルと、
前記複数の領域毎に、前回に前記双安定回路にデータがリストアされた以降に、対応する領域に含まれるセルの少なくとも1つにおいて前記双安定回路のデータが揮発的に書き換えられているか否かを判定し、書き換えられていないと判定した場合、前記対応する領域に含まれるセルにおいて前記双安定回路のデータを前記不揮発性素子にストアせず、書き換えられていると判定した場合、前記対応する領域に含まれるセルにおいて前記双安定回路のデータを前記不揮発性素子にストアする制御部と、
を具備することを特徴とする記憶回路。

【請求項12】
 
前記複数の領域毎に、前記双安定回路の少なくとも1つのデータが書き換えられたか否かを記憶する記憶部を具備することを特徴とする請求項9記載の記憶回路。

【請求項13】
 
前記制御部は、スキップ信号を受信した場合、前回に前記双安定回路にデータがリストアされた以降に、前記複数の双安定回路のデータが揮発的に書き換えられているか否かの判定を行なわないことを特徴とする請求項9記載の記憶回路。

【請求項14】
 
前記不揮発性素子は強磁性トンネル接合素子であることを特徴とする請求項1、2、4から9、12および13のいずれか一項記載の記憶回路。

【請求項15】
 
強磁性トンネル接合素子と、
前記強磁性トンネル接合素子に不揮発的に書き込まれたデータを読み出す読出回路と、
前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、
前記読出回路の出力と、前記不揮発的に書き込むデータと、が一致しない場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込む制御部と、
を具備することを特徴とする記憶回路。

【請求項16】
 
前記制御部は、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致するか否かを判定し、一致したと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込まず、一致しないと判定した場合、前記強磁性トンネル接合素子に前記不揮発的に書き込むデータを書き込むことを特徴とする請求項15記載の記憶回路。

【請求項17】
 
前記制御部は、スキップ信号を受信した場合、前記読出回路の出力と、前記強磁性トンネル接合素子に不揮発的に書き込むデータと、が一致しているか否かの判定を行なわないことを特徴とする請求項16記載の記憶回路。
IPC(International Patent Classification)
F-term
State of application right Registered
Reference ( R and D project ) CREST Research of Innovative Material and Process for Creation of Next-generation Electronics Devices AREA
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