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AMPLIFIER CIRCUIT, INTEGRATION CIRCUIT, VOLTAGE COMPARISON CIRCUIT, AND VOLTAGE-TIME CONVERSION CIRCUIT meetings

Patent code P160012911
Posted date Apr 18, 2016
Application number P2015-159016
Publication number P2017-038269A
Patent number P6608645
Date of filing Aug 11, 2015
Date of publication of application Feb 16, 2017
Date of registration Nov 1, 2019
Inventor
  • (In Japanese)熊本 敏夫
Applicant
  • OSAKA SANGYO UNIVERSITY
Title AMPLIFIER CIRCUIT, INTEGRATION CIRCUIT, VOLTAGE COMPARISON CIRCUIT, AND VOLTAGE-TIME CONVERSION CIRCUIT meetings
Abstract PROBLEM TO BE SOLVED: To provide an amplifier circuit, an integration circuit, a voltage comparison circuit and a voltage-time conversion circuit capable of reducing influence of offset voltage of amplifier while restricting complication of circuit configuration and increase of elements.
SOLUTION: A capacitor C1 is connected between an output terminal O1 of an AM1 and an inverted input terminal I3 of an amplifier AM2. A switch SW is connected between the inverted input terminal I3 and an output terminal O2 of the amplifier AM2. An input voltage Vin3 is given to a non-inverted input terminal I4 of the amplifier AM2. During a first period, a common voltage Vcom is applied to the non-inverted input terminal I1 and the inverted input terminal I2 of the amplifier AM1 through switches S2 and S3, and it turns on the switch SW. During a second period, an input voltage Vin1 and Vin2 are applied to the non-inverted input terminal I1 and the inverted input terminal I2 of the amplifier AM1 through switches S1 and S4, respectively, and it turns off the switch SW.
Outline of related art and contending technology (In Japanese)

例えば、赤外線アレイセンサ等の各種センサの微弱な信号を読み出すための読み出し回路には、複数の増幅器が用いられる。複数の増幅器を用いた回路では、各増幅器のオフセット電圧が信号の検出精度に大きな影響を与える。そのため、増幅器のオフセット電圧を低減するための技術が開発されている。増幅器のオフセット電圧を低減する技術としては、オートゼロ技術およびチョッピング技術がある。特許文献1には、オートゼロ技術を用いた増幅回路が記載されている。また、特許文献2には、チョッピング技術を用いた演算増幅回路が記載されている。

Field of industrial application (In Japanese)

本発明は、積分回路、電圧比較回路および電圧時間変換回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
前記第2の増幅器の前記第3の入力端子と前記第2の出力端子との間に接続されるスイッチ手段とを備え、
前記第1の容量素子の一端および前記第2の容量素子の一端は前記第1の増幅器の前記第1の出力端子に接続され、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子に共通電圧を与え、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記スイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられる、積分回路。

【請求項2】
 
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
前記第2の増幅器の前記第3の入力端子と前記第2の出力端子との間に接続されるスイッチ手段と、
電圧比較器とを備え、
前記第1の容量素子の一端および前記第2の容量素子の一端は前記第1の増幅器の前記第1の出力端子に接続され、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子に共通電圧を与え、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記スイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられ、
前記電圧比較器は、前記第2の増幅器の前記第2の出力端子の電圧と第4の入力電圧との比較結果を示す電圧を出力するように構成される、電圧比較回路。

【請求項3】
 
第1の入力端子、第2の入力端子および第1の出力端子を有し、前記第1の入力端子の電圧と前記第2の入力端子の電圧との差を増幅して前記第1の出力端子に出力する第1の増幅器と、
第3の入力端子、第4の入力端子および第2の出力端子を有し、前記第3の入力端子の電圧と前記第4の入力端子の電圧との差を増幅して前記第2の出力端子に出力する第2の増幅器と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第3の入力端子との間に接続される第1の容量素子と、
前記第1の増幅器の前記第1の出力端子と前記第2の増幅器の前記第2の出力端子との間に接続される第2の容量素子と、
前記第1の増幅器の前記第1および第2の入力端子に接続される電圧切り替え手段と、
第5の入力端子、第6の入力端子および第3の出力端子を有し、前記第5の入力端子の電圧と前記第6の入力端子の電圧との差を増幅して前記第3の出力端子に出力する第3の増幅器と、
前記第3の増幅器の前記第5の入力端子と前記第3の出力端子との間に接続される第1のスイッチ手段と、
第1導電型チャネルトランジスタおよび第2導電型チャネルトランジスタにより構成されるインバータと、
前記第3の増幅器の前記第3の出力端子と前記インバータの入力端子との間に接続される第3の容量素子と、
前記インバータの入力端子と前記インバータの出力端子との間に接続される第2のスイッチ手段と、
前記インバータの前記出力端子の電圧を保持する電圧保持手段とを備え、
前記第1の容量素子の一端および前記第2の容量素子の一端は前記第1の増幅器の前記第1の出力端子に接続され、
前記第3の増幅器の前記第5の入力端子は前記第2の増幅器の前記第3の入力端子に接続され、
前記第3の増幅器の前記第6の入力端子は前記第2の増幅器の出力端子に接続され、
前記電圧切り替え手段は、第1の期間において前記第1および第2の入力端子に共通電圧を与え、前記第1の期間に続く第2の期間において前記第1の入力端子に第1の入力電圧を与えるとともに前記第2の入力端子に第2の入力電圧を与えるように構成され、
前記第1および第2のスイッチ手段は、前記第1の期間においてオンし、前記第2の期間においてオフするように構成され、
前記第2の増幅器の前記第4の入力端子には、前記第1および第2の期間において第3の入力電圧が与えられる、電圧比較回路。

【請求項4】
 
請求項2または3に記載の電圧比較回路と、
前記電圧比較回路の出力信号が予め定められた論理レベル以上または以下にある期間を測定する測定手段とを備える、電圧時間変換回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2015159016thum.jpg
State of application right Registered
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