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LSI CHIP AND NETWORK SYSTEM

Patent code P160013129
File No. 2013121301
Posted date Jul 25, 2016
Application number P2015-020892
Publication number P2015-165656A
Patent number P6580333
Date of filing Feb 5, 2015
Date of publication of application Sep 17, 2015
Date of registration Sep 6, 2019
Priority data
  • P2014-020896 (Feb 6, 2014) JP
Inventor
  • (In Japanese)松本 尚
Applicant
  • (In Japanese)国立大学法人奈良女子大学
Title LSI CHIP AND NETWORK SYSTEM
Abstract PROBLEM TO BE SOLVED: To provide a highly expandable LSI chip to which a plurality of external devices are connected for performing Ethernet (R) communication.
SOLUTION: An LSI chip 1 comprises: a CPU 2; memories 3a to 3c; a plurality of peripheral circuits having functions different from one another; a memory interface which connects the above-mentioned components to one another; and a plurality of connection pins which enable input from/output to the outside. The LSI chip 1 selects from the functions of the plurality of peripheral circuits and is configured to be assignable to the plurality of connection pins. The plurality of peripheral circuits include a plurality of Ethernet transmission/reception units 4a to 4d.
Outline of related art and contending technology (In Japanese)

近年の外部ピンの機能を製造後に設定可能なLSIチップに、非特許文献1に示すように、メモリ(記憶回路)、CPU(演算処理回路)、SIO(シリアルインタフェース回路)、GPIO(汎用入出力回路)、イーサネットインターフェイス回路、USBインターフェイス回路及びピン機能の切り換えを含む内部制御回路が搭載されたものがある。

しかしながら、従来のこのようなLSIチップでは、ネットワークに加わる場合であっても、ネットワーク機器に接続することを前提に製造されているため、イーサネット送受信部が1つしか設けられていない。このため、高機能なネットワークシステム、特に、生活環境の向上のための情報処理及び通信を統合したネットワークシステム(LCCA)に用いる場合には、複数のLSIチップを直接接続することができず、ネットワーク機器を介在させる必要があり、システムが複雑になってコストが増大してしまうという問題がある。

Field of industrial application (In Japanese)

本発明は、LSIチップに関し、特に、生活環境の向上のための情報処理及び通信(Life Computing and Communication)を統合したLSI(以下、Life Computing and Communication Processor(LCCP)という。)に関するものである。また、本発明は、前記LCCPを複数組み合わせて使用したネットワークシステム構築方法(Life Computing and Communication Architecture(LCCA)という。)に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
1又は複数のCPUと、1又は複数のメモリと、互いに異なる機能を有する複数の周辺回路と、それらを接続するメモリインターフェイスと、外部との入出力を可能にする複数の接続ピンとを備えており、前記複数の周辺回路の機能を選択して前記複数の接続ピンに割り当て可能に構成されたLSIチップであって、前記複数の周辺回路が、物理層及び論理層を有する複数のイーサネット送受信部を含んでおり、複数の外部周辺機器が接続されて、それら複数の外部周辺機器の間でのイーサネット通信の中継を行うLSIチップを複数備え、
複数の前記LSIチップのイーサネット送受信部を互いに接続して構成され、
前記CPUは、1つの前記イーサネット送受信部又は前記LSIチップが通信不能となった場合に、当該通信不能になった経路を迂回した経路を確保するものであり、
前記LSIチップが、当該LSIチップに接続される外部周辺機器の制御機能を有しているネットワークシステム

【請求項2】
 
前記LSIチップは、前記複数のイーサネット送受信部及び前記メモリインターフェイスの間に設けられ、前記複数のイーサネット送受信部のうち1つのイーサネット送受信部を前記メモリインターフェイスに接続するスイッチ機構と備え、
前記CPUが、前記スイッチ機構を制御して、前記メモリインターフェイスに接続される前記イーサネット送受信部を切り替える請求項1記載のネットワークシステム

【請求項3】
 
前記CPUが、前記複数のイーサネット送受信部により送受信されるデータの優先度により前記スイッチ機構を切り替えるものである請求項2記載のネットワークシステム

【請求項4】
 
前記LSIチップは、前記イーサネット送受信部が4つ以上設けられている請求項1乃至3の何れかに記載のネットワークシステム
IPC(International Patent Classification)
F-term
Drawing

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JP2015020892thum.jpg
State of application right Registered


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