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METHOD FOR MANUFACTURING SAPPHIRE SUBSTRATE, AND SEMICONDUCTOR DEVICE achieved

Patent code P160013277
File No. H21-016
Posted date Sep 8, 2016
Application number P2009-070630
Publication number P2010-225787A
Patent number P5196403
Date of filing Mar 23, 2009
Date of publication of application Oct 7, 2010
Date of registration Feb 15, 2013
Inventor
  • (In Japanese)只友 一行
  • (In Japanese)岡田 成仁
Applicant
  • (In Japanese)国立大学法人山口大学
Title METHOD FOR MANUFACTURING SAPPHIRE SUBSTRATE, AND SEMICONDUCTOR DEVICE achieved
Abstract PROBLEM TO BE SOLVED: To provide a sapphire substrate capable of manufacturing a semiconductor device high in light extraction efficiency, in a semiconductor device manufactured by growing a compound semiconductor layer on a sapphire substrate.
SOLUTION: A plurality of protrusions 2, are formed in a random arrangement on a surface of a sapphire substrate 1, and a GaN layer 10 is grown on the surface. A multiquantum well layer 12, a p-AlGaN layer 14, a p-GaN layer 16 and an ITO layer 18 are formed on top of it, and two electrodes 21, 22 are also formed to manufacture a semiconductor light emitting element.
Outline of related art and contending technology (In Japanese)

発光ダイオード(LED)は、エネルギー変換効率が良いことや長寿命であることから種々の照明デバイスやイルミネーション、電子機器等に多く使われている。可視光線の発光が可能なLEDは、AlGaInN(以後、GaNで代表させる)あるいはAlGaInPからなるIII-V族化合物半導体材料を用いて主に作製されている。GaNは、緑色光、青色光および紫外光を発するLEDで使われる。AlGaInPは、赤色光、橙色光、および黄色光を発するLEDで使われる。

現在コストや品質等の理由から、GaN結晶はサファイア(Al2O3)基板の上に成長させている。しかし、サファイア基板の上に成長させたGaN層には、サファイア結晶格子とGaN結晶格子との間の格子不整合が原因でGaN結晶中に高密度の非発光再結合中心として働く貫通転位が発生し、そのため光出力(外部量子効率)および耐久寿命が減少し、またリーク電流が増加してしまうという現象が生じていた。

さらに、青色領域の波長においてGaNの屈折率が約2.4、サファイア基板の屈折率が約1.8と、GaNとサファイア基板の屈折率差が大きいためにInGaN/GaN多重量子井戸層から発光した光のおよそ70%は、全反射の制限から多重量子井戸層を含んだGaN層に閉じ込められてGaN層中を伝搬する間に多重量子井戸層に自己吸収され、あるいは電極などに吸収され最終的に熱に変換される。すなわち、屈折率差に起因する全反射の制限のためにLEDの光取り出し効率が大幅に低下するという現象が生じている。

このような貫通転位を減らすために、また光取り出し効率を向上させるために、サファイア基板のGaN層を成長させる面を予めエッチングして凹凸を形成し、いわゆるパターン化されたサファイア基板(PSS)を作製し、このPSSを用いてGaN層及びAlGaN層を成長させる技術が開示されている。(例えば、特許文献1)
【特許文献1】
特許第3595277号公報

Field of industrial application (In Japanese)

本発明はサファイア基板の製造方法、および半導体装置に関するものである。

Scope of claims (In Japanese)
【請求項1】
 
サファイア薄板の一面に金属を蒸着する工程Aと、
前記工程Aの後に前記サファイア薄板を熱処理して前記金属を微粒子状態とする工程Bと、
前記微粒子状態の金属をマスクとして前記サファイア薄板の前記一面をエッチングする工程Cと
を含む、サファイア基板の製造方法。

【請求項2】
 
前記工程Aでは、1nm以上20nm以下の厚みで前記金属を蒸着する、請求項1に記載のサファイア基板の製造方法。

【請求項3】
 
前記工程Cでは、前記一面に複数の凸起が形成されており、
前記複数の凸起は、前記一面のランダムな位置に設けられているとともに、底部から頂部にかけて先細の形状を有しており、
前記凸起の頂部の平面の面積は、0μm2以上0.05μm2以下である、請求項1または2に記載されているサファイア基板の製造方法。

【請求項4】
 
前記凸起の底面の長径は、100nm以上1μm以下であり、短径は50nm以上0.5μm以下であり、
前記凸起は、1×106個/cm2以上5×1010個/cm2以下の密度で配置されている、請求項3に記載されているサファイア基板の製造方法。

【請求項5】
 
前記凸起の側面は曲面である、請求項3又は4に記載されているサファイア基板の製造方法。

【請求項6】
 
前記凸起の高さは、100nm以上1μm以下である、請求項3から5のいずれか一つに記載されているサファイア基板の製造方法。

【請求項7】
 
前記サファイア薄板は、前記一面に複数の凸形状がランダムな位置に設けられており、
前記凸形状は底部から頂部にかけて先細の形状を有していて、1×105個/cm2以上5×107個/cm2以下の密度で配置されており、
前記凸形状の頂部の平面の面積は0よりも大きく10μm2以下であり、
前記凸形状の底面の長径は1μm以上50μm以下であり、短径は100nm以上10μm以下である、請求項1または2に記載されているサファイア基板の製造方法。

【請求項8】
 
請求項1から7のいずれか一つに記載されているサファイア基板の製造方法により製造されたサファイア基板を備え、前記一面の上に化合物半導体層が設けられている半導体装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2009070630thum.jpg
State of application right Registered
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