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SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH ULTRA-LOW RESISTIVITY COPPER WIRING meetings

Patent code P160013352
File No. (S2015-0713-N0)
Posted date Oct 5, 2016
Application number P2015-183828
Publication number P2016-164965A
Date of filing Sep 17, 2015
Date of publication of application Sep 8, 2016
Priority data
  • P2015-038589 (Feb 27, 2015) JP
Inventor
  • (In Japanese)篠嶋 妥
  • (In Japanese)大貫 仁
  • (In Japanese)永野 隆敏
Applicant
  • (In Japanese)国立大学法人茨城大学
Title SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH ULTRA-LOW RESISTIVITY COPPER WIRING meetings
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device with an ultra-low resistivity copper wiring by improving crystallinity by making a copper wiring in a wiring groove include no impurity.
SOLUTION: According to an embodiment of the present invention, when a semiconductor integrated circuit device has copper crystal grains of a copper wiring grown by electric plating and thermal processing, an element which has high affinity with copper and also has high affinity with chlorine oxide is specified as an impurity which hinders movement of a crystal grain boundary of copper by pinning effect. Further, the affinity with the copper is determined by calculating cohesive energy showing a difference between a state in which the copper and impurity are bound and a state in which they are not bound, but independent, and the affinity with the chlorine oxide is determined by calculating cohesive energy showing a difference between a state in which the chlorine oxide and impurity are bound and a state in which they are independent.
Outline of related art and contending technology (In Japanese)

半導体集積回路装置は、高集積化、高密度化及び高速化が要求されており、半導体集積回路装置の配線の微細化及び多層化が進んでいる。集積度を向上させるにあたり、高速動作を確保するためには、配線の微細化に伴う電気抵抗率の増大を抑える必要がある。半導体集積回路装置の配線については、従来はアルミニウムが使用されてきたが、銅の方が、低電気抵抗、高許容電流、高EM(エレクトロマイグレーション)耐性、高融点などの点において、配線を微細化する上で優れている。

また、半導体集積回路装置が高密度化すると、一つの配線層では対応しきれなくなる。そのため、CMP(化学的機械研磨)等の平坦化技術により配線が多層化されている。多層銅配線構造を有する半導体集積回路装置の製造においては、メッキ法がよく用いられるが、酸素、炭素、硫黄、塩素などの不純物も混入しやすい。これらの不純物の存在が、銅配線の電気抵抗率を増大させ、EM耐性などを低下させる要因の一つとなっている。なお、電気抵抗率を低下させ、かつEM耐性を向上させるためには、アニーリング(熱処理)により銅配線の平均結晶粒径を大きくすることが有効である。

特許文献1に記載されているように、半導体集積回路装置の高集積化及び高速化に対して、配線幅の減少に伴う抵抗率の増加を抑えて、銅配線の低抵抗率化を図った半導体集積回路装置も開示されている。

Field of industrial application (In Japanese)

本発明は、不純物が入らないように形成した超低抵抗率銅配線を有する半導体集積回路装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
半導体集積回路装置において電気メッキ及び熱処理によって銅配線における銅結晶粒を成長させるにあたり、銅との親和性が高く、かつ、塩素酸化物との親和性も高い元素を、銅の結晶粒界の移動をピン止め効果によって阻害する不純物として特定する、
ことを特徴とする方法。

【請求項2】
 
前記銅との親和性を、銅と不純物とが結合している状態と結合しないで独立でいる状態との差を示す凝集エネルギーを算出することにより判断し、
前記塩素酸化物との親和性を、塩素酸化物と不純物とが結合している状態と結合しないで独立でいる状態との差を示す凝集エネルギーを算出することにより判断する、
ことを特徴とする請求項1に記載の方法。

【請求項3】
 
請求項1又は2に記載の方法によって特定された不純物が混入しないプロセスで前記電気メッキ及び前記熱処理を行い、
前記不純物の濃度が、鉄について0.03ppm以下、クロムについて0.009ppm以下、チタンについて0.019ppm以下、砒素について0.04ppm以下、及びジルコニウムについて0.2ppm以下となるように前記銅配線を形成する、
ことを特徴とする銅配線の形成方法。

【請求項4】
 
さらに前記不純物の濃度が、カリウムについて0.057ppm以下、ナトリウムについて0.23ppm以下、及びカルシウムについて0.56ppm以下となるように前記銅配線を形成する、
ことを特徴とする請求項3に記載の銅配線の形成方法。

【請求項5】
 
さらに前記不純物の濃度が、セレンについて0.25ppm以下、及び亜鉛について2.1ppm以下となるように前記銅配線を形成する、
ことを特徴とする請求項4に記載の銅配線の形成方法。

【請求項6】
 
請求項3乃至5の何れか一に記載の銅配線の形成方法により超低抵抗率の銅配線が形成された、
ことを特徴とする半導体集積回路装置。
IPC(International Patent Classification)
F-term
Drawing

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JP2015183828thum.jpg
State of application right Published
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