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LVQ NEURAL NETWORK

Patent code P170013652
File No. 14065
Posted date Jan 25, 2017
Application number P2015-034063
Publication number P2016-157233A
Patent number P6539459
Date of filing Feb 24, 2015
Date of publication of application Sep 1, 2016
Date of registration Jun 14, 2019
Inventor
  • (In Japanese)マタウシュ ハンスユルゲン
  • (In Japanese)陳 蕾
  • (In Japanese)安 豊偉
  • (In Japanese)張 湘イク
Applicant
  • (In Japanese)国立大学法人広島大学
Title LVQ NEURAL NETWORK
Abstract PROBLEM TO BE SOLVED: To enable the mounting of an LVQ neural network on a semiconductor integrated circuit.
SOLUTION: An LVQ neural network 100A includes: a first stage circuit 10 having registers 11I, 11R holding partial vectors of an input vector and a reference vector; a second stage circuit 20 having an adder 21 for differentiating the registers from each other of the first stage circuit and a register 22I holding its value; a third stage circuit 30 having a multiplier 31 for squaring a register value of the second stage circuit and a register 32I holding its value; a fourth stage circuit 40 having an adder 41 for cumulatively adding the register value of the third stage circuit and a register 43 holding its value; and a fifth stage circuit 50 having a register 51 holding the minimum distance between the input vector and the reference vector and a comparator 52, and outputting a minimum distance detection signal in the case where the register value of the fourth stage circuit is smaller than the minimum distance. Each stage circuit performs pipeline operation.
Outline of related art and contending technology (In Japanese)

近年、文字認識・画像認識などに代表されるパターンマッチングを必要とするアプリケーションが大変注目されている。特に、パターンマッチングをLSI(Large Scale Integrated Circuit)上で実現することにより、将来、人工知能およびモバイル機器などの高機能アプリケーションに適用可能になり、この技術の実現は、非常に注目を浴びている。

パターンマッチングには、人間の脳の神経回路網を工学的にモデル化したニューラルネットワークがよく用いられる。そして、ニューラルネットワークの教師あり学習の一つに、学習ベクトル量子化法(LVQ:Learning Vector Quantization)が用いられる(例えば、特許文献1を参照)。

Field of industrial application (In Japanese)

本発明は、LVQ(Learning Vector Quantization)ニューラルネットワークに関し、特に、LVQニューラルネットワークを半導体集積回路に実装する技術に関する。

Scope of claims (In Japanese)
【請求項1】
 
与えられた入力ベクトルの部分ベクトルの各要素を保持する複数のレジスタおよび与えられた参照ベクトルの部分ベクトルの各要素を保持する複数の参照レジスタを有する第1ステージ回路と、
前記第1ステージ回路の前記複数のレジスタの保持値と前記第1ステージ回路の前記複数の参照レジスタの保持値との差分をそれぞれ計算する複数の加算器および当該複数の加算器の計算結果をそれぞれ保持する複数のレジスタを有する第2ステージ回路と、
前記第2ステージ回路の前記複数のレジスタの保持値をそれぞれ二乗する複数の乗算器および当該複数の乗算器の計算結果をそれぞれ保持する複数のレジスタを有する第3ステージ回路と、
前記第3ステージ回路の前記複数のレジスタの保持値を累積加算する複数の加算器および当該複数の加算器で計算された累積加算値を保持するレジスタを有する第4ステージ回路と、
前記入力ベクトルとこれまでに与えられた参照ベクトルとの最小距離を保持するレジスタおよび前記第4ステージ回路の前記レジスタの保持値と当該最小距離を保持するレジスタの保持値とを比較する比較器を有し、前記第4ステージ回路の前記レジスタの保持値が当該最小距離を保持するレジスタの保持値よりも小さい場合、当該最小距離を保持するレジスタの保持値を前記第4ステージ回路の前記レジスタの保持値に更新するとともに最小距離検出を示す信号を出力する第5ステージ回路とを備え、
前記第1ステージ回路ないし前記第5ステージ回路がパイプライン動作し、
前記第3ステージ回路が、認識/学習切り替え信号に応じて前記第2ステージ回路の前記複数のレジスタの保持値および学習係数のいずれか一方を選択的にそれぞれ出力する複数のマルチプレクサと、前記参照ベクトルの部分ベクトルの各要素を保持する複数の参照レジスタとを有し、前記複数の乗算器が、前記第2ステージ回路の前記複数のレジスタの保持値と当該複数のマルチプレクサの出力値とをそれぞれ乗算するものであり、
前記第4ステージ回路が、前記複数の加算器への入力をそれぞれ切り替える複数のマルチプレクサおよび前記複数の加算器の計算結果をそれぞれ保持する複数のレジスタを有し、当該複数のマルチプレクサが、前記認識/学習切り替え信号に応じて、前記複数の加算器が前記第3ステージ回路の前記複数のレジスタの保持値を累積加算する第1の接続状態と、前記複数の加算器が前記第3ステージ回路の前記複数のレジスタの保持値と前記第3ステージ回路の前記複数の参照レジスタの保持値とをそれぞれ加算する第2の接続状態とを切り替えるものであり、
複数の参照ベクトルを保持し、アドレス指定された参照ベクトルの部分ベクトルを前記第1ステージ回路の前記複数の参照レジスタに与えるデータ読み出し、および前記第4ステージ回路の前記複数のマルチプレクサが前記第2の接続状態にあるときに当該アドレス指定された参照ベクトルの部分ベクトルを前記第4ステージ回路の前記複数のレジスタの保持値に更新するデータ書き込みを同時に行うデュアルポートメモリを備えた、
LVQ(Learning Vector Quantization)ニューラルネットワーク。

【請求項2】
 
前記第4ステージ回路が、前記複数の加算器がバイナリツリー状に接続されて前記第3ステージ回路の前記複数のレジスタの保持値を合計する加算器ツリーと、前記レジスタの保持値およびゼロのいずれか一方を選択的に出力するマルチプレクサと、当該加算器ツリーの計算結果と当該マルチプレクサの出力値とを加算する加算器とを有し、前記レジスタが当該加算器の計算結果を保持するものである、請求項1に記載のLVQニューラルネットワーク。

【請求項3】
 
前記学習係数が-1よりも大きく1よりも小さい0を除く小数値である、請求項2に記載のLVQニューラルネットワーク。

【請求項4】
 
前記学習係数が2の補数で表現される、請求項3に記載のLVQニューラルネットワーク。

【請求項5】
 
前記第3ステージ回路が、前記学習係数の正値と負値とを切り替えるマルチプレクサを有する、請求項1-4のいずれか1項に記載のLVQニューラルネットワーク。
IPC(International Patent Classification)
Drawing

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JP2015034063thum.jpg
State of application right Registered


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