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(In Japanese)トンネル電界効果トランジスタ、その製造方法およびスイッチ素子

Patent code P170013755
File No. K101P08
Posted date Mar 15, 2017
Application number P2015-531725
Patent number P5999611
Date of filing Aug 12, 2014
Date of registration Sep 9, 2016
International application number JP2014004175
International publication number WO2015022777
Date of international filing Aug 12, 2014
Date of international publication Feb 19, 2015
Priority data
  • P2013-168048 (Aug 13, 2013) JP
Inventor
  • (In Japanese)福井 孝志
  • (In Japanese)冨岡 克広
Applicant
  • (In Japanese)国立大学法人北海道大学
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)トンネル電界効果トランジスタ、その製造方法およびスイッチ素子
Abstract (In Japanese)トンネル電界効果トランジスタ(TFET)は、p型を呈するIV族半導体基板の(111)面上に、III-V族化合物半導体ナノワイヤが配置され、ソース、ドレイン、およびゲートの各電極が適宜に配置され、または、n型を呈するIV族半導体基板の(111)面上に、III-V族化合物半導体ナノワイヤが配置され、ソース、ドレイン、およびゲートの各電極が適宜に配置され、構成されている。当該ナノワイヤは、第1の領域と第2の領域とによって構成されている。たとえば、第1の領域はp型ドーパントで断続的にドープされ、第2の領域はn型ドーパントでドープされている。
Outline of related art and contending technology (In Japanese)

トンネル電界効果トランジスタ(TFET)は、トランジスタのスイッチングにトンネル電流を利用する。このため、TFETは、急峻なオン・オフの切り替えが実現可能であり、また低電圧の動作が可能である。このようなTFETには、IV族半導体基板と当該基板上に起立するIII-V族化合物半導体ナノワイヤとを有し、当該基板と当該ナノワイヤとの界面でトンネル電流を生じさせるトランジスタが知られている(例えば、特許文献1、非特許文献1および2参照)。当該TFETは、小さなサブ閾値(60mV/桁以下)で動作可能であり、かつ容易に製造しうる点で優れている。このため、前記TFETは、スイッチ素子に有用である。

Field of industrial application (In Japanese)

本発明は、III-V族化合物半導体ナノワイヤを有するトンネル電界効果トランジスタ、その製造方法、および、当該トランジスタを含むスイッチ素子、に関する。

Scope of claims (In Japanese)
【請求項4】
 
IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III-V族化合物半導体ナノワイヤを成長させるステップと、
前記IV族半導体基板および前記III-V族化合物半導体ナノワイヤの界面に作用する、ソース電極およびドレイン電極間のキャリアの流れを制御するための電界を発生させるためのゲート電極を形成するステップと、
前記III-V族化合物半導体ナノワイヤと接触しないように前記IV族半導体基板に前記ソース電極および前記ドレイン電極のいずれか一方を形成するステップと、
前記III-V族化合物半導体ナノワイヤに前記ソース電極および前記ドレイン電極のいずれか他方を形成するステップと、
を含む、トンネル電界効果トランジスタの製造方法であって、
前記III-V族化合物半導体ナノワイヤを成長させるステップは、
前記(111)面上に、III族原料およびV族原料を供給しながら、III-V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III-V族化合物半導体を、n型およびp型のいずれか他方である第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、
前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、前記第2導電型を呈する第2の領域を形成するステップと、
を含む、
トンネル電界効果トランジスタの製造方法。

【請求項5】
 
前記第1の領域は、III-V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、
前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014~1×1017cm-3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、
請求項4に記載の製造方法。

【請求項6】
 
前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1~5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0~29.5秒間である、請求項4または5に記載の製造方法。

【請求項7】
 
前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、請求項4~6のいずれか一項に記載の製造方法。

【請求項8】
 
IV族半導体基板における、n型およびp型のいずれか一方である第1導電型を呈する部分の(111)面上から、III-V族化合物半導体ナノワイヤを成長させてIII-V族化合物半導体ナノワイヤを製造する方法であって、
前記(111)面上に、III族原料およびV族原料を供給しながら、III-V族化合物半導体を前記第1導電型にするための第1導電型ドーパント、および、III-V族化合物半導体を、n型およびp型のいずれか他方である第2導電型にするための第2導電型ドーパントの一方または両方を断続的にドープして第1の領域を形成するステップと、
前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料をさらに供給し、前記第1の領域から連続する、前記第2導電型を呈する第2の領域を形成するステップと、
を含む、
III-V族化合物半導体ナノワイヤの製造方法。

【請求項9】
 
前記第1の領域は、III-V族化合物半導体を前記第2導電型にするための第2導電型ドーパントを含み、
前記第1の領域を形成するステップは、前記第1の領域における前記第1導電型ドーパントの濃度が1×1014~1×1017cm-3となる量で、前記第1導電型ドーパントを前記(111)面上に断続的に供給する、
請求項8に記載の製造方法。

【請求項10】
 
前記第1の領域を形成するステップにおける、前記第1導電型ドーパントをドープする時間は、0.1~5秒間/回であり、前記第1導電型ドーパントのドープのインターバルは、1.0~29.5秒間である、請求項8または9に記載の製造方法。

【請求項11】
 
前記第2の領域を形成するステップは、前記(111)面上に形成された前記第1の領域に、前記V族原料および前記III族原料を供給しながら前記第2導電型ドーパントをドープし、前記第2導電型を呈する前記第2の領域を形成する、請求項8~10のいずれか一項に記載の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2015531725thum.jpg
State of application right Registered
Reference ( R and D project ) PRESTO Phase Interfaces for Highly Efficient Energy Utilization AREA
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