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VERTICAL MOSFET FOR COMPOUND SEMICONDUCTOR AND MANUFACTURING METHOD THEREOF UPDATE_EN commons

Patent code P170014071
File No. NU-673
Posted date May 1, 2017
Application number P2016-255831
Publication number P2018-107407A
Date of filing Dec 28, 2016
Date of publication of application Jul 5, 2018
Inventor
  • (In Japanese)永松 謙太郎
  • (In Japanese)天野 浩
  • (In Japanese)本田 善央
  • (In Japanese)出来 真斗
Applicant
  • (In Japanese)国立大学法人名古屋大学
Title VERTICAL MOSFET FOR COMPOUND SEMICONDUCTOR AND MANUFACTURING METHOD THEREOF UPDATE_EN commons
Abstract PROBLEM TO BE SOLVED: To provide a novel structure for a vertical MOSFET for a compound semiconductor, and a manufacturing method thereof.
SOLUTION: A method of manufacturing a vertical MOSFET for a compound semiconductor includes; a step of forming a voltage resistance maintenance layer of a first conductivity type on a surface of a substrate; a step of forming a mask layer in a part of a surface of the voltage resistance maintenance layer; a step of epitaxially growing a first layer of which at least a part is a second conductivity type, on the surface of the voltage resistance maintenance layer with a surface of the voltage resistance maintenance layer that is not covered by the mask layer, defined as an origin and epitaxially growing a second layer of the first conductivity type on a surface of the first layer; a step of forming a trench with the surface of the voltage resistance maintenance layer that is covered by the mask layer, defined as a bottom part in a self-matching manner; a removal step of removing the mask layer via the trench; and a step of forming a gate insulation film and a gate electrode within the trench.
Outline of related art and contending technology (In Japanese)

特許文献1には、窒化物半導体で形成された、トレンチゲートを備える電界効果トランジスタが開示されている。トレンチは、ドライエッチング(異方性エッチング)によって形成される。

Field of industrial application (In Japanese)

本明細書では、化合物半導体の縦型MOSFETの新規構造およびその製造方法に関する技術を開示する。

Scope of claims (In Japanese)
【請求項1】
 
化合物半導体の縦型MOSFETを製造する方法であって、
基板の表面に第1導電型の耐圧維持層を形成する耐圧維持層形成工程と、
前記耐圧維持層の表面の一部に、マスク層を形成するマスク形成工程と、
前記耐圧維持層の前記マスク層で覆われていない表面を起点として、少なくとも一部が第2導電型である第1層を前記耐圧維持層の表面にエピタキシャル成長させるとともに、第1導電型の第2層を前記第1層の表面にエピタキシャル成長させる成長工程であって、前記基板に垂直な方向の成長速度が前記基板と水平な方向の成長速度よりも高い条件を使用することで、前記マスク層で覆われている前記耐圧維持層の表面を底部とするトレンチを自己整合的に形成する前記成長工程と、
前記成長工程の後に、前記トレンチを介して前記マスク層を除去する除去工程と、
前記マスク層を除去することで露出した前記耐圧維持層の表面を底面とする前記トレンチ内に、ゲート絶縁膜およびゲート電極を形成するゲート形成工程と、
を備える方法。

【請求項2】
 
前記成長工程は、
前記耐圧維持層の表面に第1導電型の下部第1層をエピタキシャル成長させる第1成長工程と、
前記下部第1層の表面に第2導電型の上部第1層をエピタキシャル成長させる第2成長工程と、
前記上部第1層の表面に第1導電型の前記第2層をエピタキシャル成長させる第3成長工程と、
を備える、請求項1に記載の方法。

【請求項3】
 
前記トレンチの側壁は、
前記マスク層の側壁に沿って形成された下部領域と、
前記基板の表面に対して所定角度のテーパを有して斜め上方へ伸びるテーパ領域であって、前記下部領域の上方に位置する前記テーパ領域と、
を備えており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされている、請求項1または2に記載の方法。

【請求項4】
 
前記所定角度は約60度である、請求項3に記載の方法。

【請求項5】
 
前記化合物半導体はGaNであり、
前記テーパ領域の表面は(1-101)面であり、
前記第1層の表面は(0001)面であり、
前記第1層には所定濃度以上のMgがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第1層の表面近傍のキャリア濃度よりも高い、請求項3または4に記載の方法。

【請求項6】
 
前記テーパ領域は、前記マスク層の前記側壁を起点として、前記基板の表面に対して斜め上方へ伸びており、
前記マスク層の上面は、前記テーパ領域の前記起点よりも上方に位置している、請求項3~5の何れか1項に記載の方法。

【請求項7】
 
前記除去工程の後に、前記耐圧維持層の表面が前記トレンチの底部に露出している状態でアニールする工程をさらに備える、請求項1~6の何れか1項に記載の方法。

【請求項8】
 
基板と、
前記基板の表面に配置された第1導電型の耐圧維持層と、
前記耐圧維持層の表面に配置された第2導電型の第1層と、
前記第1層の表面に配置された第1導電型の第2層と、
前記第2層の表面から前記第2層および前記第1層を貫通して前記耐圧維持層に達するトレンチと、
前記トレンチの内壁に配置されたゲート絶縁膜およびゲート電極と、
を備える化合物半導体の縦型MOSFETであって、
前記トレンチの第1の側壁および第2の側壁の少なくとも一部は、前記基板の表面に対して所定角度のテーパを形成するテーパ領域を有しており、
前記トレンチは、前記テーパ領域によって底部よりも上部の方が幅が広い形状とされており、
前記第1の側壁の前記テーパ領域の前記所定角度と、前記第2の側壁の前記テーパ領域の前記所定角度とが、5度以内の線対称精度を有している、縦型MOSFET。

【請求項9】
 
前記第1の側壁および前記第2の側壁は、前記トレンチの底部から前記基板の表面に対して垂直上方に伸びる下部領域を備えており、
前記下部領域の上端は、前記テーパ領域の下端と接続しており、
前記耐圧維持層と前記第1層との界面は、前記トレンチの底部よりも上方に位置している、請求項8に記載の縦型MOSFET。

【請求項10】
 
前記耐圧維持層と前記第1層との界面は、前記下部領域の上端と前記テーパ領域の下端との接続点よりも下方側に位置している、請求項9に記載の縦型MOSFET。

【請求項11】
 
前記テーパ領域の下端は、前記下部領域の上端よりも前記トレンチの中心側へ位置しており、
前記下部領域の上端は、前記基板と平行な第1面を介して前記テーパ領域の下端と接続している、請求項9に記載の縦型MOSFET。

【請求項12】
 
前記化合物半導体はGaNであり、
前記テーパ領域の表面は(1-101)面であり、
前記第1層の表面は(0001)面であり、
前記第1層には所定濃度以上のMgがドープされており、
前記テーパ領域の表面近傍のキャリア濃度は、前記第1層の表面近傍のキャリア濃度よりも高い、請求項8~11の何れか1項に記載の縦型MOSFET。

【請求項13】
 
前記所定角度は約60度である、請求項8~12の何れか1項に記載の縦型MOSFET。
IPC(International Patent Classification)
F-term
Drawing

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JP2016255831thum.jpg
State of application right Published
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