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(In Japanese)イメージセンサ

Patent code P170014105
File No. (S2014-0466-N0)
Posted date May 9, 2017
Application number P2015-561054
Patent number P6501403
Date of filing Feb 6, 2015
Date of registration Mar 29, 2019
International application number JP2015053370
International publication number WO2015119243
Date of international filing Feb 6, 2015
Date of international publication Aug 13, 2015
Priority data
  • P2014-022344 (Feb 7, 2014) JP
Inventor
  • (In Japanese)川人 祥二
  • (In Japanese)安富 啓太
Applicant
  • (In Japanese)国立大学法人静岡大学
Title (In Japanese)イメージセンサ
Abstract (In Japanese)時間分解能が高められた高精度のイメージングを可能にする。
このカメラ装置は、入射光を電荷に変換する受光用表面埋込領域と、電荷を蓄積する電荷蓄積領域と、受光用表面埋込領域から電荷蓄積領域への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された画素と、ゲート電極に印加する制御パルス電圧を生成するタイミング発生回路と、画素の複数の列毎に対応して設けられ、制御パルス電圧を可変の時間で遅延させ、該制御パルス電圧を対応する列に属する複数の画素のゲート電極に印加する補正回路部とを備える。
Outline of related art and contending technology (In Japanese)

従来から、光の飛行時間を計測することで距離計測が可能なTOF(Time Of Flight)法を用いたCCD(Charge Coupled Device)イメージセンサやCMOS(Complementary Metal Oxide Semiconductor)イメージセンサ、蛍光寿命計測用、ラマン分光イメージング用、又は近赤外分光イメージング用のイメージセンサの開発が進められている。例えば、下記非特許文献1及び下記特許文献2には、TOF距離画像センサが開示されている。このTOF距離画像センサでは、光源と同期したロックイン検出による間接法が採用され、距離分解能が高められている。

Field of industrial application (In Japanese)

本発明の一側面は、複数の画素を含むイメージセンサに関する。

Scope of claims (In Japanese)
【請求項1】
 
入射光を電荷に変換する受光部と、電荷を蓄積する電荷蓄積部と、前記受光部から前記電荷蓄積部への電荷の転送を制御するゲート電極とを有し、複数の列毎に一次元的に複数配列された光電変換素子と、
前記ゲート電極に印加する制御クロックを入力するクロック入力部と、
前記光電変換素子或いは前記光電変換素子の群の複数の列毎に対応して設けられ、前記クロック入力部の入力した前記制御クロックを可変の時間で遅延させ、該制御クロックを対応する列に属する複数の前記光電変換素子の前記ゲート電極に印加する第1の遅延調整部と、
を備えることを特徴とするイメージセンサ。

【請求項2】
 
前記第1の遅延調整部は、遅延時間を決定する値を保持する記憶部と、
前記記憶部に保持された前記値に応じて信号遅延特性を変化させる遅延調整回路と、
を有することを特徴とする請求項1記載のイメージセンサ。

【請求項3】
 
複数の前記光電変換素子或いは複数の前記光電変換素子の群は、複数の行毎に一次元的にさらに配列されており、
前記クロック入力部の入力した前記制御クロックを前記複数の行毎に可変の時間で遅延させ、該制御クロックを対応する行に属する複数の前記光電変換素子の前記ゲート電極に印加する第2の遅延調整部をさらに備える、
ことを特徴とする請求項1又は2記載のイメージセンサ。

【請求項4】
 
前記第2の遅延調整回路は、
前記光電変換素子の複数の行毎に対応して設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の行毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。

【請求項5】
 
前記第2の遅延調整回路は、
前記複数の光電変換素子毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の属する画素毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。

【請求項6】
 
前記第2の遅延調整回路は、
前記複数の光電変換素子の群毎に設けられ、遅延時間を決定する値を保持する記憶部と、
前記複数の光電変換素子の群毎に設けられ、前記記憶部に保持された前記値に応じて信号遅延特性を前記光電変換素子の群毎に変化させる遅延調整回路とを有する、
ことを特徴とする請求項3に記載のイメージセンサ。
IPC(International Patent Classification)
F-term
Drawing

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JP2015561054thum.jpg
State of application right Registered
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