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(In Japanese)半導体集積回路及び遅延測定回路

Patent code P170014152
File No. (S2015-0412-N0)
Posted date May 29, 2017
Application number P2016-543089
Patent number P6218297
Date of filing Mar 4, 2016
Date of registration Oct 6, 2017
International application number JP2016001185
International publication number WO2016139958
Date of international filing Mar 4, 2016
Date of international publication Sep 9, 2016
Priority data
  • P2015-044113 (Mar 5, 2015) JP
Inventor
  • (In Japanese)難波 一輝
  • (In Japanese)崔 日
Applicant
  • (In Japanese)国立大学法人千葉大学
Title (In Japanese)半導体集積回路及び遅延測定回路
Abstract (In Japanese)本発明の一観点に係る半導体集積回路は、接続された複数のフリップフロップ回路を有する被測定回路部と、クロック生成回路部と、NAND回路と、NAND回路に直列に接続される複数のNOT回路と、複数のNOT回路の末端に接続されるカウンタ回路と、複数のセレクタ回路及び複数のフリップフロップ回路が接続されるスキャンチェーン回路と、を備えた遅延測定回路部と、を備えた半導体集積回路であって、NAND回路は、少なくとも二つのバイアス電圧入力ゲートを備えている。
Outline of related art and contending technology (In Japanese)

半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスタその他の回路素子を生成させ、電子回路の機能を有するよう設計したものであり、パーソナルコンピュータや携帯電話等に用いられており、特に近年、半導体集積回路における微細化技術の進歩によりめざましく高速化が図られている。

しかしながら、半導体集積回路の高速化は、トランジスタと配線の加工のばらつきや配線間の容量結合等の増加等に起因する回路における信号の伝播時間のばらつきをもたらし、このばらつきを如何に抑えるかが重要な課題となっている。すなわち高速動作が可能な半導体集積回路を歩留まりよく作製するためには回路における伝播時間及びその統計的なばらつきを把握し、改善していくことが必要である。この伝播時間が必要以上に長くなっていないかを確認する方法として遅延測定がある。

遅延測定とは、テスト信号を入力して応答信号を得るまでの時間を計測することをいい、この結果、計測した時間が所定の期間内に納まっているか否かを判定し、不良品であるか否かを判断することができる。

ところが、半導体集積回路に搭載される遅延測定を行う回路自体も製造バラつきの影響を受け、その測定自体に誤差が生じることとなる。その場合、正確な遅延測定を行うことは困難となってしまう。

そこで、公知の技術として、例えば下記特許文献1及び2に、遅延測定回路におけるバラつきによる測定誤差を軽減する技術が開示されている。

Field of industrial application (In Japanese)

本発明は、半導体集積回路及び遅延測定回路に関し、更には遅延測定回路較正方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
クロック生成回路と、
論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
前記論理出力回路は少なくとも二つのバイアス電圧入力ゲートを備え、前記論理出力回路のみ遅延時間可変とする遅延測定回路。

【請求項2】
 
前記論理出力回路は、NAND回路及びNOR回路の少なくともいずれかを含む請求項1記載の遅延測定回路。

【請求項3】
 
前記遅延回路は、NOT回路及びバッファ回路の少なくともいずれかを含む請求項1記載の遅延測定回路。

【請求項4】
 
複数のセレクタ回路及び複数のフリップ回路が接続されたスキャンチェーン回路を備える請求項1記載の遅延測定回路。

【請求項5】
 
被測定回路と、
クロック生成回路と、
論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
前記論理出力回路のみ遅延時間可変とするための少なくとも二つのバイアス電圧入力ゲートを備える半導体集積回路。

【請求項6】
 
前記論理出力回路は、NAND回路及びNOR回路の少なくともいずれかを含む請求項5記載の半導体集積回路。

【請求項7】
 
前記遅延回路は、NOT回路及びバッファ回路の少なくともいずれかを含む請求項5記載の半導体集積回路。

【請求項8】
 
複数のセレクタ回路及び複数のフリップ回路が接続されたスキャンチェーン回路を備える請求項5記載の半導体集積回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2016543089thum.jpg
State of application right Registered
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