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(In Japanese)論理演算素子

Patent code P170014243
File No. AF12-15WO
Posted date Jun 23, 2017
Application number P2015-505448
Patent number P6352243
Date of filing Mar 9, 2014
Date of registration Jun 15, 2018
International application number JP2014056079
International publication number WO2014142039
Date of international filing Mar 9, 2014
Date of international publication Sep 18, 2014
Priority data
  • P2013-047421 (Mar 9, 2013) JP
Inventor
  • (In Japanese)真島 豊
  • (In Japanese)寺西 利治
  • (In Japanese)松本 和彦
  • (In Japanese)前橋 兼三
  • (In Japanese)須崎 友文
  • (In Japanese)大野 恭秀
  • (In Japanese)松崎 功佑
  • (In Japanese)ギョーム ヒューベル フレデリック ハケンベルジェ
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)論理演算素子
Abstract (In Japanese)3以上の入力の論理演算を一つのユニークなデバイスで実現する論理演算素子を提供する。論理演算素子30は、ナノギャップを有するように設けられた一方の電極5A及び他方の電極5Bと、一方の電極5Aと他方の電極5Bとの間に絶縁して配置された金属ナノ粒子7と、金属ナノ粒子7の電荷を調整するための複数のゲート電極5C,5D,11,11A,11Bと、を備え、3つ以上のゲート電極5C,5D,11,11A,11bに印加される電圧に従って一方の電極5Aと他方の電極5Bとの間に流れる電流が制御される。
Outline of related art and contending technology (In Japanese)

本発明者らは、単電子トランジスタの製造技術の確立のために、単電子デバイスにおけるクーロン島として金ナノ粒子に注目し、STM(Scanning Tunneling Microscope)を用いて1.8nmの粒径の金ナノ粒子が常温でクーロン島として機能していることを明らかにしてきた。また、固体基板上へ電子デバイスの構築に向けて、無電解メッキを用いて5nmのギャップ長を有するナノギャップ電極を一度に高歩留まりで作製する技術を確立してきた。さらに、ナノギャップ電極間に金ナノ粒子を化学吸着法により導入した単電子トランジスタの動作について報告してきた(非特許文献1乃至6)。

Field of industrial application (In Japanese)

本発明は、三以上のゲートを備えた論理演算素子に関する。

Scope of claims (In Japanese)
【請求項1】
 
ボトムゲート電極となる領域の部分の厚みが高く、導電性を有する基板と、
前記基板上に設けられ前記基板の表面を平坦化する絶縁層と、
ナノギャップを有するように前記絶縁層上に設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記ボトムゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に「0」、「1」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「0」、「1」の何れかに相当する値に制御される、論理演算素子。

【請求項2】
 
前記複数のゲート電極がサイドゲート電極とトップゲート電極を含み、
前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、前記サイドゲート電極の配設方向の何れの方向とも異なる、請求項1に記載の論理演算素子。

【請求項3】
 
ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
サイドゲート電極とトップゲート電極を含む、前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記トップゲート電極の配設方向が、前記一方の電極と前記他方の電極との配設方向、前記サイドゲート電極の配設方向の何れの方向とも異なり、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に「0」、「1」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「0」、「1」の何れかに相当する値に制御される、論理演算素子。

【請求項4】
 
ナノギャップを有するように設けられた一方の電極及び他方の電極と、
前記一方の電極と前記他方の電極との間に絶縁して配置された金属ナノ粒子と、
前記金属ナノ粒子の電荷を調整するための複数のゲート電極と、
を備え、
前記金属ナノ粒子と前記一方の電極との間、前記金属ナノ粒子と前記他方の電極との間には単分子膜が存在し、
前記複数のゲート電極のうち三つ以上のゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧の電圧差ΔVを三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定されることにより、前記複数のゲート電極のうち三つ以上のゲート電極に「0」、「1」の何れかに相当する電圧が印加され、前記三つ以上のゲート電極への各入力に従って前記金属ナノ粒子の電荷が変化して論理演算が行われ、前記一方の電極と前記他方の電極との間に流れる電流が「0」、「1」の何れかに相当する値に制御される、論理演算素子。

【請求項5】
 
前記一方の電極、前記他方の電極及び前記サイドゲート電極が第1絶縁層である前記絶縁層上に設けられ、
第2絶縁層が前記第1絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第2絶縁層上で前記金属ナノ粒子の上に設けられている、請求項2に記載の論理演算素子。

【請求項6】
 
基板上に第1絶縁層が設けられ、
前記一方の電極、前記他方の電極及び前記サイドゲート電極が前記第1絶縁層上に設けられ、
第2絶縁層が前記第1絶縁層上において、前記一方の電極、前記他方の電極、前記サイドゲート電極、前記単分子膜及び前記金属ナノ粒子を埋設するように設けられ、
前記トップゲート電極が、前記第2絶縁層上で前記金属ナノ粒子の上に設けられている、請求項3に記載の論理演算素子。

【請求項7】
 
前記ボトムゲート電極が存在する面と、前記サイドゲート電極が存在する面と、前記トップゲート電極が存在する面とが、上下方向に分離されており、
前記金属ナノ粒子及び前記単分子膜が前記ボトムゲート電極上で前記トップゲート電極下であって絶縁層に埋設するように設けられている、請求項2に記載の論理演算素子。

【請求項8】
 
前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に前記金属ナノ粒子を介して流れる電流の出力との関係が、XOR又はXNORとなる、請求項1、3又は4に記載の論理演算素子。

【請求項9】
 
前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、請求項1、3又は4に記載の論理演算素子。
第1の関係:三つのゲート電極に何れも、「0」に相当する電圧、「1」に相当する電圧の何れかが印加されたとき、「1」に相当する電流が出力される関係。
第2の関係:三つのゲート電極に何れも、「0」に相当する電圧、「1」に相当する電圧の何れかが印加されたとき、「0」に相当する電流が出力される関係。
第3の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第4の関係:三つのゲート電極のうち、二つ又は三つのゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第5の関係:三つのゲート電極のうち、二つ若しくは三つのゲート電極に「1」に相当する電圧が印加されたとき、又は何れのゲート電極にも「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第6の関係:三つのゲート電極のうち、一つ若しくは三つのゲート電極に「1」に相当する電圧が印加されたとき、又は何れのゲート電極にも「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第7の関係:三つのゲート電極のうち、一つ又は二つのゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。

【請求項10】
 
前記三つ以上のゲート電極に印加される電圧の入力と、前記一方の電極と前記他方の電極との間に流れる電流の出力が、下記の全ての関係を有する、請求項1、3又は4に記載の論理演算素子。
第1の関係:四つのゲート電極のうち、奇数個のゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第2の関係:四つのゲート電極のうち、偶数個のゲート電極に「1」に相当する電圧が印加されたとき、又は四つのゲート電極に「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第3の関係:四つのゲート電極のうち、一つ又は二つのゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第4の関係:四つのゲート電極のうち、一つ又は四つのゲート電極に「1」に相当する電圧が印加されたとき、又は四つのゲート電極に「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第5の関係:四つのゲート電極のうち三つ又は四つのゲート電極に「1」に相当する電圧が印加されたとき、又は四つのゲート電極に「0」に相当する電圧が印加されたとき、
「1」に相当する電流が出力される関係。
第6の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第7の関係:四つのゲート電極のうち、一つ、二つ又は四つのゲート電極に「1」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第8の関係:四つのゲート電極のうち、一つ、三つ又は四つのゲート電極に「1」に相当する電圧が印加されたとき、又は四つのゲート電極に「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
第9の関係:四つのゲート電極のうち、二つ又は三つのゲート電極に「1」に相当する電圧が印加されたとき、又は四つのゲート電極に「0」に相当する電圧が印加されたとき、「1」に相当する電流が出力される関係。
IPC(International Patent Classification)
Drawing

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JP2015505448thum.jpg
State of application right Registered
Reference ( R and D project ) CREST Establishment of Innovative Manufacturing Technology Based on Nanoscience AREA
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