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(In Japanese)再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法

Patent code P170014248
File No. AF14-01WO
Posted date Jun 23, 2017
Application number P2015-532785
Patent number P6297575
Date of filing Jul 29, 2014
Date of registration Mar 2, 2018
International application number JP2014069976
International publication number WO2015025682
Date of international filing Jul 29, 2014
Date of international publication Feb 26, 2015
Priority data
  • P2013-169965 (Aug 19, 2013) JP
Inventor
  • (In Japanese)小野寺 秀俊
  • (In Japanese)イスラム・エイケイエム・マーフズル
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法
Abstract (In Japanese)遅延回路(10)は、プルアップ回路(2)とプルダウン回路(3)を含む第1の反転回路と、プルアップ回路(4)とプルダウン回路(5)を含む第2の反転回路とを含む。遅延回路はさらに電源電位と出力ノードの間において、第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタ(6)と、グランド電位と出力ノード(Out)の間において、第1の反転回路のプルダウン回路(2)と直列に接続された第2のパストランジスタ(7)と、入力ノード(In)と第2の反転回路のプルアップ回路との間に直列に挿入された第3のパストランジスタ(8)と、入力ノードと第2の反転回路のプルダウン回路との間に直列に挿入された第4のパストランジスタ(9)とを含む。遅延回路の遅延特性は第1~第4のパストランジスタのゲートに印加する制御信号(C1~C4)の組み合わせにより変更される。
Outline of related art and contending technology (In Japanese)

集積回路の微細化に伴い、トランジスタの特性ばらつきが拡大している。特性ばらつきは、チップ内のトランジスタ特性が一様に変動するチップ間ばらつき成分と、各トランジスタの特性が独立に変動するチップ内ばらつき成分に大別される。トランジスタ特性のばらつきにより、集積回路内の信号伝搬時間がばらつく。なるべく少ない消費エネルギーで集積回路を動作させるために、トランジスタの特性ばらつきに応じてクロック周波数や電源電圧を適切な値に調節したり、トランジスタの基板に加える電圧を調節したりして、特性ばらつき量を補正する方法が用いられる。これらの調節を行うためには、nMOSトランジスタ特性とpMOSトランジスタ特性のばらつき量を評価することが必要であり、そのために遅延回路を多段に接続した遅延モニタ回路が用いられる(特許文献1等、非特許文献1等参照)。

図18に、非特許文献1に開示された、遅延モニタ回路に用いられる従来の遅延回路の例を示す。図18(a)に示す遅延回路は、通常の反転論理ゲート(インバータ)であり、その遅延特性はnMOSトランジスタとpMOSトランジスタの双方の特性で決まる。図18(b)に示す遅延回路は、nMOSトランジスタのゲートにnMOSパストランジスタを挿入した構造で、その遅延特性はnMOSトランジスタの特性が強く影響する。図18(c)に示す遅延回路は、pMOSトランジスタのゲートにpMOSパストランジスタを挿入した構造で、その遅延特性はpMOSトランジスタの特性が強く影響する。

トランジスタの特性のばらつきの要因として、閾値電圧とチャネル長がある。ここで、図18(a)~(c)に示す遅延回路について、チャネル長変動量ΔLを0とした場合の、nMOSトランジスタの閾値電圧の変動量ΔVthnと、pMOSトランジスタの閾値電圧の変動量ΔVthpに対する遅延時間の変動量を求めると、図19に示すような特性となる。図19において、実線A、B、Cは、図18(a)、(b)、(c)に示す遅延回路それぞれに対する特性を示している。図18(a)の遅延回路については、ΔVthnとΔVthpが同程度に遅延時間に影響している。図18(b)の遅延回路については、主にΔVthnが遅延時間に影響している。図18(c)の遅延回路については主にΔVthpが遅延時間に影響している。

遅延モニタ回路は、これらの遅延回路を、論理が反転しない段数だけ直列に接続して構成されるリング発振回路で構成される。この回路の発振周波数は、各遅延回路の遅延時間により定まる。

全ての遅延回路を図18(a)~(c)に示す回路のいずれかのみで構成した遅延モニタ回路の発振周波数を決める要因は、それぞれ、ΔLとΔVthnとΔVthp、ΔLとΔVthn、ΔLとΔVthp と近似できる。ΔL、ΔVthn、ΔVthpのチップ内ばらつき成分はランダムに発生する。そのため、多数段の同一種類の遅延回路を通過することによる信号伝搬遅延時間には、チップ内ばらつきの影響は相殺されて表れず、すべての遅延回路に共通に発生するチップ間ばらつきの影響が表れる。従って、全ての遅延回路を図18(a)~(c)に示す回路のいずれかのみで構成した3種類の遅延モニタ回路の発振周波数より、nMOSトランジスタの閾値電圧変動量、pMOSトランジスタの閾値電圧変動量両トランジスタのチャネル長変動量のチップ間ばらつき量を逆算することができる。

チップ内ばらつきは、ランダムに発生する現象であるから、統計的に有意となる数の遅延モニタ回路を用意し、それらの発振周波数のばらつき量より、チップ内ばらつき量を逆算することができる。推定するばらつき量の精度をあげるためには、多数の遅延モニタ回路を用意することが必要となり、遅延モニタ回路に割り当てるチップ面積が増加する。

Field of industrial application (In Japanese)

本発明は、集積回路が動作する際の信号伝搬時間をチップ上で測定する遅延モニタ回路及びそれに用いることができる再構成可能な遅延回路に関する。また、本発明は、集積回路におけるトランジスタのばらつきを測定、補正する回路及び方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路であって、
入力信号を入力する入力ノードと、
出力信号を出力する出力ノードと、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第1の反転回路と、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第2の反転回路と、
前記電源電位と前記出力ノードの間において、前記第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタと、
前記グランド電位と前記出力ノードの間において、前記第1の反転回路のプルダウン回路とに直列に接続された第2のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルアップ回路の入力との間に直列に接続された第3のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルダウン回路の入力との間に直列に接続された第4のパストランジスタと、を備え、
前記第1ないし第4のパストランジスタのゲートに印加する制御信号の組み合わせにより遅延特性が変更される、
ことを特徴とする遅延回路。

【請求項2】
 
前記第3のパストランジスタに並列に少なくとも第5のパストランジスタがさらに接続され、前記第4のパストランジスタに並列に少なくとも第6のパストランジスタがさらに接続された、ことを特徴とする請求項1記載の遅延回路。

【請求項3】
 
前記第2の反転回路のプルアップ回路と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。

【請求項4】
 
前記第2の反転回路のプルアップ回路の制御入力と前記電源電位との間に接続された第7のパストランジスタと、
前記第2の反転回路のプルダウン回路の制御入力と前記グランド電位との間に接続された第8のパストランジスタと、
をさらに備えたことを特徴とする請求項1または2記載の遅延回路。

【請求項5】
 
前記制御信号の組み合わせは、
前記第1及び第2のパストランジスタをオンにし、前記第3及び第4のパストランジスタをオフにするための制御信号の組み合わせと、
前記第1及び第4のパストランジスタをオンにし、前記第2及び第3のパストランジスタをオフにするための制御信号の組み合わせと、
前記第2及び第3のパストランジスタをオンにし、前記第1及び第4のパストランジスタをオフにするための制御信号の組み合わせと、を含む
ことを特徴とする請求項1ないし4のいずれかに記載の遅延回路。

【請求項6】
 
前記第1のパストランジスタは、前記電源電位と前記第1の反転回路のプルアップ回路との間に直列に接続され、前記第2のパストランジスタは、前記グランド電位と前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。

【請求項7】
 
前記第1のパストランジスタは、前記第1の反転回路のプルアップ回路と前記出力ノードとの間に直列に接続され、前記第2のパストランジスタは、前記出力ノードと前記第1の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項1ないし5のいずれかに記載の遅延回路。

【請求項8】
 
前記プルアップ回路及び前記第3のパストランジスタはpMOSトランジスタで構成され、前記プルダウン回路及び前記第4のパストランジスタはnMOSトランジスタで構成されたことを特徴とする請求項1ないし7のいずれかに記載の遅延回路。

【請求項9】
 
集積回路内の信号伝搬時間の遅延を測定する回路であって、
請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含む、ことを特徴とする遅延モニタ回路。

【請求項10】
 
最終段の遅延回路の出力が第1段目の遅延回路の入力に帰還される、ことを特徴とする請求項9記載の遅延モニタ回路。

【請求項11】
 
集積回路における回路素子の特性のばらつきを補正するばらつき補正回路であって、
請求項9または10に記載の遅延モニタ回路と、
前記遅延モニタ回路で測定された信号伝搬遅延に基づき前記回路素子の特性のばらつきを補正する補正回路と
を備えた、ばらつき補正回路。

【請求項12】
 
前記回路素子はトランジスタであって、前記補正回路は、前記測定された信号伝搬遅延に基づき前記トランジスタの基板電圧を変化させることにより、前記トランジスタの特性を補正する、請求項11記載のばらつき補正回路。

【請求項13】
 
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含む、
測定方法。

【請求項14】
 
遅延モニタ回路を用いた、集積回路が形成される半導体チップ間の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項1ないし8のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記第2のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ間の回路素子の特性のばらつきを測定する第3のステップと、を含む、
測定方法。

【請求項15】
 
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第3のパストランジスタをオンし、前記第5のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第3のパストランジスタをオフし、前記第5のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算する第7のステップと、を含む、
測定方法。

【請求項16】
 
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項2に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第1のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第2のステップと、
前記特定の段を順次変更しながら前記第1のステップと第2のステップとを繰り返す第3のステップと、
前記第3のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第4のステップと、を含み、
前記第2のステップは、
前記特定の段について、前記第4のパストランジスタをオンし、前記第6のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第5のステップと、
前記特定の段において、前記第4のパストランジスタをオフし、前記第6のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第6のステップと、
前記第5のステップの測定結果と前記第6のステップの測定結果の差分を計算するステップと、を含む、
測定方法。

【請求項17】
 
請求項13ないし16のいずれかに記載の測定方法を用いて集積回路内の回路素子の特性のばらつきを測定するステップと、
前記測定したばらつきに基づき前記回路素子の特性を補正するステップとを備えた
ばらつき補正方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2015532785thum.jpg
State of application right Registered
Reference ( R and D project ) CREST Fundamental Technologies for Dependable VLSI System AREA
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