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(In Japanese)ナノデバイス

Patent code P170014530
File No. (AF12P040)
Posted date Aug 24, 2017
Application number P2016-545560
Patent number P6443699
Date of filing Aug 25, 2015
Date of registration Dec 7, 2018
International application number JP2015073917
International publication number WO2016031836
Date of international filing Aug 25, 2015
Date of international publication Mar 3, 2016
Priority data
  • P2014-176634 (Aug 29, 2014) JP
Inventor
  • (In Japanese)真島 豊
  • (In Japanese)寺西 利治
  • (In Japanese)加納 伸也
  • (In Japanese)青山 詠樹
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)ナノデバイス
Abstract (In Japanese)金属ナノ粒子の電荷状態を制御可能なナノデバイスを提供する。ナノサイズのギャップを有するように一方の電極5Aと他方の電極5Bとが配置されて成るナノギャップ電極5と、ナノギャップ電極5の間に設けられるナノ粒子7と、複数のゲート電極9と、を備え、複数のゲート電極9のうち少なくとも一つをフローティングゲート電極として用い、ナノ粒子7の電荷状態を制御する。これにより、多値メモリ、書き換え可能な論理演算処理が実現される。
Outline of related art and contending technology (In Japanese)

ナノギャップを有するように対となる電極を向かい合わせ、そのナノギャップにナノ粒子や分子を配置して構成したデバイスは、スイッチング機能やメモリ機能を有するため、新たなデバイスとして有望視されている。本発明者らは、無電解金メッキにより作製したナノギャップ電極に対して化学的に合成した金ナノ粒子を導入して単電子トランジスタ(Single Electron Transistor:SET)を組み立て、常温で動作するSET集積回路を構築することを目指している(非特許文献1)。また、5nm以下のギャップ長を有するナノギャップ電極を90%の収率で作製することに成功し(非特許文献2)、さらに、界面活性剤分子をテンプレートとして用いた「分子定規無電解金メッキ法」(Molecular Ruler Electroless Gold Plating: MoREGP)を開発し、2nmのギャップ長を有するナノギャップ電極を再現性良く作製する技術を確立してきた(特許文献1,非特許文献3)。

一方、非特許文献4には、ポリSi超薄膜細線とゲート電極とが酸化膜を介して互いに交差している構造のトランジスタにおいて、単電子メモリの動作について報告がなされている。ポリSiは数nmの結晶粒が敷き詰められた構造を有しており、ゲート電圧を加えると、ポリSi結晶粒に電子が満たされてゆき、パーコレーションパスがつながり、ソースとドレインとの間に電流が流れるようになる。さらにゲート電圧として高い電圧を加えると、蓄積ドットに電子が捕獲され、電子間のクーロン反発力により電流経路のコンダクタンスが変化して、メモリ効果が生じる。

非特許文献5には、カーボンナノチューブをSiN膜で覆い、Auドットとブロッキング層Al2O3を設けて、Auドットを電荷蓄積ノードとして用い、その上に、トップゲートを設ける技術が開示されている。

Field of industrial application (In Japanese)

本発明は、ナノギャップ電極間にナノ粒子を設け、そのナノ粒子の電荷状態を制御するナノデバイスに関する。

Scope of claims (In Japanese)
【請求項1】
 
ナノサイズのギャップを有するように一方の電極と他方の電極とが配置されて成るナノギャップ電極と、
前記ナノギャップ電極間に設けられるナノ粒子と、
複数のゲート電極と、を備え、
前記複数のゲート電極のうち、少なくとも一つがサイドゲート電極、トップゲート電極又はボトムゲート電極であり、少なくとも一つが前記ナノ粒子の電荷状態を制御するフローティングゲート電極であり、少なくとも一つが前記フローティングゲート電極への電荷を蓄積するためのコントロールゲート電極であり、
前記フローティングゲート電極と前記コントロールゲート電極が水平方向又は垂直方向に離隔して配置されている、ナノデバイス。

【請求項2】
 
前記ナノ粒子のオフセット電荷を素電荷の半分ずらすために、前記コントロールゲート電極に電圧を印加して、前記フローティングゲート電極に電荷を蓄積することにより、メモリを書き換える、請求項1に記載のナノデバイス。

【請求項3】
 
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極には前記ナノ粒子の電荷状態を反転させるのに必要な電圧が印加され、
前記サイドゲート電極、前記トップゲート電極、前記ボトムゲート電極のうち複数のゲート電極からの入力による論理演算の出力を反転させる、請求項1に記載のナノデバイス。

【請求項4】
 
前記フローティングゲート電極に加える電圧は、クーロンオシレーションのピーク状態とボトム状態の電圧の間とする、請求項1乃至3の何れかに記載のナノデバイス。

【請求項5】
 
前記フローティングゲート電極に電圧を段階的に加え、前記ナノ粒子の電荷状態を段階的に異ならせることにより、前記一方の電極と前記他方の電極との間に流れる電流を段階的に異ならせる、請求項1乃至3の何れかに記載のナノデバイス。

【請求項6】
 
前記複数のゲート電極のうち前記サイドゲート電極、前記ボトムゲート電極、前記トップゲート電極の何れかのゲート電極に印加される電圧のHighとLowの入力に相当する電位差として、一周期分のクーロンオシレーションにおけるピーク電流を与えるゲート電圧と隣のピーク電流を与えるゲート電圧との電位差ΔVの二等分、三等分又は四等分した或る一つの電圧区間の両端に相当する値が設定される、請求項1乃至3の何れかに記載のナノデバイス。

【請求項7】
 
前記複数のゲート電極は、前記ナノギャップ電極と同一の面に有る一又は複数の前記サイドゲート電極を含んでなる、請求項1乃至6の何れかに記載のナノデバイス。

【請求項8】
 
前記ナノギャップ電極と前記ナノ粒子が絶縁層により覆われており、
前記複数のゲート電極は、前記サイドゲート電極及び前記トップゲート電極を含んでなる、請求項1乃至6の何れかに記載のナノデバイス。

【請求項9】
 
前記フローティングゲート電極を挟んで前記ナノ粒子と対向する位置に、前記コントロールゲート電極を備えており、
前記コントロールゲート電極に電圧を印加することにより、前記フローティングゲート電極の電荷状態を変化させ、前記ナノ粒子の電荷状態を制御する、請求項1乃至8の何れかに記載のナノデバイス。

【請求項10】
 
前記一方の電極と前記他方の電極とが前記ナノ粒子を挟んで配置されており、
前記複数のゲート電極として前記サイドゲート電極と前記フローティングゲート電極とが前記ナノ粒子を挟んで配置されており、
前記フローティングゲート電極を挟んで、前記ナノ粒子と対向するように前記コントロールゲート電極が配置されている、請求項1乃至9の何れかに記載のナノデバイス。

【請求項11】
 
前記一方の電極、前記他方の電極、前記サイドゲート電極、前記フローティングゲート電極及び前記コントロールゲート電極が、同一面上に配置されている、請求項10に記載のナノデバイス。
IPC(International Patent Classification)
F-term
Drawing

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JP2016545560thum.jpg
State of application right Registered
Reference ( R and D project ) CREST Establishment of Innovative Manufacturing Technology Based on Nanoscience AREA
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