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近年、情報処理機器による消費電力量は急激に増大している。今後、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）ロジックシステムを中心とする情報処理機器の省エネルギー化はこれまで以上に重要になってくると予想される。最近のパーソナルコンピュータ（ＰＣ）、サーバのマイクロプロセッサ、およびスマートフォン等の携帯機器、のシステムオンチップ（ＳｏＣ）などのＣＭＯＳロジックシステムでは、トランジスタの微細化および高密度集積化にともない、リーク電流によって待機時に消費する待機（スタティックまたはスタンバイ）電力が著しく大きくなる。このように、待機時の電力の増大が重大な問題となっている。例えば、最近のマイクロプロセッサの待機電力はＣＭＯＳの動作（演算）時に消費するダイナミックパワーと同じレベルに達している。すなわち、このようなマイクロプロセッサは演算を行わなくても待機時に演算と同レベルの電力を消費してしまう。したがって、待機電力の削減がＣＭＯＳロジックシステムにおける重要課題になっている。
パワーゲーティング（ＰＧ）はロジック回路をパワードメインと呼ばれるブロックに分割して、パワードメイン毎に電源遮断によるパワーマネジメント（電力制限）を行うことで、待機電力を削減する方法である。パワーマネジメントには、パワースイッチまたはスリープトランジスタと呼ばれるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）スイッチを用いる。なお、以下では、パワースイッチとスリープトランジスタとを含め、パワースイッチと呼ぶ。ＰＧは現在ではマイクロプロセッサやＳｏＣなどのＣＭＯＳロジックシステムにおける必須の電力削減アーキテクチャの１つになっている。ＰＧにおける省電力（省エネルギー）効果は、パワードメインの空間的な粒度（パワードメインの大きさ）とＰＧを行う時間的な粒度（ＰＧをかける時間的頻度）が重要な因子となる。パワードメイン内にある記憶回路内の情報の保持がＰＧの空間的および時間的粒度に制約を与えている。これは、パワードメイン内にあるレジスタやキャッシュメモリなどの記憶回路に記憶されている重要な情報が、電源遮断によって失われてしまうためである。
不揮発性パワーゲーティング（ＮＶ（non-volatile）ＰＧ）は以上に述べた従来のＰＧにおける問題を解消し、ＣＭＯＳ回路のみでは実現できない最適な空間的および時間的粒度のＰＧを実現する。これにより、高効率にエネルギーを削減し、大幅に待機時消費電力を削減できる技術である。ＮＶＰＧを実現するためには、マイクロプロセッサやＳｏＣ内で使用されるキャッシュメモリやレジスタ、レジスタファイルのような記憶回路を不揮発化する。これらの記憶回路はＳＲＡＭ（Static Random Access Memory）やフリップフロップ（ＦＦ）といった双安定回路で構成されている。強磁性トンネル接合（ＭＴＪ）などの不揮発メモリ素子を双安定回路に付加することで、不揮発性ＳＲＡＭ（ＮＶ-ＳＲＡＭ）や不揮発性ＦＦ（ＮＶ－ＦＦ）といった不揮発性双安定回路を構成することができる。
特許文献１には、双安定回路と不揮発性素子を有するセルを用いた記憶回路が記載されている。双安定回路のデータを不揮発性素子にストアし、不揮発性素子のデータを双安定回路にリストアする回路を不揮発性双安定回路という。特許文献２には、不揮発性双安定回路を有するセルにおいて、通常ＳＲＡＭ動作、スリープ動作、ストア動作および電源遮断（シャットダウン）を行なう記憶回路が記載されている。特許文献３には、双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、双安定回路のデータを不揮発性素子にストアしない制御を行なう記憶回路が記載されている。
本発明は、記憶回路に関し、例えば双安定回路と不揮発性素子とを有する複数のセルを備えた記憶回路に関する。
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