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ELECTRONIC CIRCUIT UPDATE_EN

Patent code P170014693
File No. J1013-05
Posted date Dec 5, 2017
Application number P2017-230447
Publication number P2019-102111A
Date of filing Nov 30, 2017
Date of publication of application Jun 24, 2019
Inventor
  • (In Japanese)菅原 聡
  • (In Japanese)北形 大樹
  • (In Japanese)山本 修一郎
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title ELECTRONIC CIRCUIT UPDATE_EN
Abstract PROBLEM TO BE SOLVED: To suppress power consumption.
SOLUTION: The electronic circuit includes a cell array and a control section. The cell array includes a bistable circuit for storing data in a volatile manner, and a nonvolatile device for storing data stored in the bistable circuit in a nonvolatile manner and for restoring the data stored in non-volatile manner to the bistable circuit. In the cell array, each block is divided into a plurality of blocks including at least two memory cells. When shutting down the cell array, the control unit extracts a block in which any memory cell in a block is not rewritten from the plurality of blocks, and shuts down the extracted block. Then, the control unit performs an operation for storing the data stored in the bistable circuit in the memory cell in the remaining block among the plurality of blocks in the nonvolatile device, and shuts down the block in which the store operation is completed.
Outline of related art and contending technology (In Japanese)

特許文献1には、双安定回路と不揮発性素子を有するメモリセルを用いた記憶回路が記載されている。双安定回路のデータを不揮発性素子にストアし(以後、この動作を“不揮発的にストアする”と言うことがある)、不揮発性素子のデータを双安定回路にリストアする回路を不揮発性双安定回路という。特許文献2には、不揮発性双安定回路を有するセルにおいて、SRAM(Static Random Access Memory)動作、スリープ動作、ストア動作および電源遮断(シャットダウン)を行なう記憶回路が記載されている。特許文献3には、双安定回路に記憶されているデータと、不揮発性素子にストアされているデータが一致する場合、ストアをスキップする制御(ストアフリー動作)を行なう記憶回路が記載されている。特許文献4には、セルアレイを複数のブロックに分割し、ストア動作が終了したブロックの電源を遮断することが記載されている。

Field of industrial application (In Japanese)

本発明は、電子回路に関し、例えば双安定回路と不揮発性素子とを有する複数のメモリセルを備えた電子回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割されたセルアレイと、
前記セルアレイをシャットダウンするときに、前記複数のブロックからブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックを抽出し、抽出されたブロックをシャットダウンし、前記抽出されたブロックをシャットダウンした後前記複数のブロックのうち残りのブロック内のメモリセルにおいて前記双安定回路に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、ストア動作の終了したブロックをシャットダウンする制御部と、
を備えることを特徴とする電子回路。

【請求項2】
 
前記複数のブロックのうちそれぞれのブロック内の少なくとも1つのメモリセルが揮発的に書き換えられたことを示す第1情報をそれぞれ記憶する複数の第1記憶部を備え、
前記制御部は、前記複数の第1記憶部に記憶された前記第1情報に基づき、前記複数のブロックからブロック内のいずれのメモリセルも揮発的に書き換えられていないブロックを抽出することを特徴とする請求項1に記載の電子回路。

【請求項3】
 
前記複数のブロックと接続され、前記複数のブロックから読み出すデータおよび書き込むデータを転送するパラレルバスを備え、
前記制御部は、前記複数のブロックのうち異なるブロックに対応する第1情報を前記パラレルバスの異なる信号線を介し同時に取得することを特徴とする請求項2に記載の電子回路。

【請求項4】
 
アドレス信号に対応するメモリセルにデータを揮発的に書き込む書込回路と、
前記アドレス信号に基づき前記第1情報を生成する生成回路と、
を備えることを特徴とする請求項2または3に記載の電子回路。

【請求項5】
 
前記複数のブロックは、各々のブロックが少なくとも2つのメモリセルを含む複数のサブブロックに分割されており、
前記制御部は、前記複数のサブブロックからサブブロック内のいずれのメモリセルも揮発的に書き換えられていないサブブロックを抽出し、抽出されたサブブロックをシャットダウンし、前記抽出されたサブブロックをシャットダウンした後前記複数のサブブロックのうち残りのサブブロックにおいてストア動作を行い、ストア動作の終了したサブブロックをシャットダウンすることを特徴とする請求項1から4のいずれか一項に記載の電子回路。

【請求項6】
 
前記制御部は、前記残りのサブブロックのうち次のブロックのストア動作を行う前に、前記ストア動作の終了したサブブロックをシャットダウンすることを特徴とする請求項5に記載の電子回路。

【請求項7】
 
前記複数のサブブロックのうちそれぞれのサブブロック内の少なくとも1つのメモリセルが揮発的に書き換えられたことを示す第2情報をそれぞれ記憶する複数の第2記憶部を備え、
前記制御部は、前記複数の第2記憶部に記憶された前記第2情報に基づき、前記複数のサブブロックからサブブロック内のいずれのメモリセルも揮発的に書き換えられていないサブブロックを抽出することを特徴とする請求項5または6に記載の電子回路。

【請求項8】
 
前記複数のブロックと接続され、前記複数のブロックから読み出すデータおよび書き込むデータを転送するパラレルバスを備え、
前記制御部は、前記複数のブロックのうち異なるブロックに対応する第2情報を前記パラレルバスの異なる信号線を介し同時に取得することを特徴とする請求項7に記載の電子回路。

【請求項9】
 
前記制御部は、前記抽出されたブロックを全てシャットダウンした後、前記複数のブロックのうち残りのブロック内のメモリセルにおいてストア動作を行うことを特徴とする請求項1から8のいずれか一項に記載の電子回路。

【請求項10】
 
各々のメモリセルが、データを揮発的に記憶する双安定回路と、前記双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを前記双安定回路にリストアする不揮発性素子と、を有し、各々のブロックが少なくとも2つのメモリセルを含む複数のブロックに分割されたセルアレイと、
前記セルアレイをシャットダウンするときに、前記複数のブロックから不揮発的にストアする必要のないブロックを抽出し、抽出されたブロックをシャットダウンし、前記抽出されたブロックをシャットダウンした後前記複数のブロックのうち残りのブロック内のメモリセルにおいて前記双安定回路に記憶されたデータを前記不揮発性素子にストアするストア動作を行い、ストア動作の終了したブロックをシャットダウンする制御部と、
を備えることを特徴とする電子回路。
IPC(International Patent Classification)
Drawing

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JP2017230447thum.jpg
State of application right Published
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