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(In Japanese)磁気抵抗素子および記憶回路

Patent code P180015114
File No. (AF15P010)
Posted date Jun 20, 2018
Application number P2017-521945
Patent number P6424272
Date of filing May 31, 2016
Date of registration Oct 26, 2018
International application number JP2016065964
International publication number WO2016194886
Date of international filing May 31, 2016
Date of international publication Dec 8, 2016
Priority data
  • P2015-113515 (Jun 3, 2015) JP
Inventor
  • (In Japanese)菅原 聡
  • (In Japanese)高村 陽太
  • (In Japanese)中川 茂樹
Applicant
  • (In Japanese)国立研究開発法人科学技術振興機構
Title (In Japanese)磁気抵抗素子および記憶回路
Abstract (In Japanese)磁歪材料を含む磁歪層11を備えたフリー層10と、第1強磁性体層16を備えるピン層18と、前記ピン層と前記フリー層との間に設けられた薄膜と、前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体22と、前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極24と、を具備する磁気抵抗素子。
Outline of related art and contending technology (In Japanese)

磁気抵抗素子の一種である磁気トンネル接合(MTJ:Magnetic tunnel junction)は、不揮発性メモリMRAM(Magnetoresistive random access memory)の記憶素子として研究・開発が進められている。また、不揮発性記憶を活用したパワーゲーティング(不揮発性パワーゲーティング:NVPG)などの低消費電力ロジックアーキテクチャへの応用も期待されている(特許文献1)。MTJは、磁化方向を変更可能なフリー層と、磁化方向が固定したピン層とを有する。

特許文献2の図4には、円筒形状のメモリ素子積層体の外周面に圧電体を設け、圧電体の外周面に金属膜を設けることが記載されている。

Field of industrial application (In Japanese)

本発明は、磁気抵抗素子および記憶回路に関し、例えばフリー層を有する磁気抵抗素子および記憶回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備することを特徴とする磁気抵抗素子。

【請求項2】
 
前記電極は、前記圧電体の少なくとも一部を囲むように設けられ、
前記圧電体は、前記磁歪層から前記電極に向かう方向または前記電極から前記磁歪層に向かう方向に誘電分極することを特徴とする請求項1記載の磁気抵抗素子。

【請求項3】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記電極は、前記圧電体に対し前記積層方向の両側に設けられた第1電極および第2電極を含み、
前記圧電体は、前記積層方向に誘電分極することを特徴とする磁気抵抗素子

【請求項4】
 
前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記フリー層に対し前記電極に印加される電圧の極性は変化しない請求項2記載の磁気抵抗素子。

【請求項5】
 
前記フリー層に対し前記ピン層に印加される電圧の極性が反転したときに、前記第1電極に対し前記第2電極に印加される電圧の極性は変化しない請求項3記載の磁気抵抗素子。

【請求項6】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記フリー層は、前記磁歪層と磁気的に結合する第2強磁性体層を備えることを特徴とする磁気抵抗素子

【請求項7】
 
前記磁歪層は、圧力の印加により磁化容易軸方向が変化し、前記フリー層の磁化方向を反転させることを特徴とする請求項1から6のいずれか一項記載の磁気抵抗素子。

【請求項8】
 
前記フリー層は、前記磁歪層の前記磁化容易軸方向が変化したときに、スピン注入磁化反転により前記磁化方向が反転することを特徴とする請求項7記載の磁気抵抗素子。

【請求項9】
 
前記薄膜はトンネルバリア絶縁層または非磁性金属層を含むことを特徴とする請求項1から8のいずれか一項記載の磁気抵抗素子。

【請求項10】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を具備し、
前記薄膜はピエゾ抵抗体を含み、前記圧電体は前記ピエゾ抵抗体に圧力を加えることを特徴とする磁気抵抗素子

【請求項11】
 
請求項9記載の磁気抵抗素子と、
前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
前記フリー層および前記ピン層の他方と接続されたスイッチと、
前記フリー層および前記ピン層の他方と前記スイッチを介し接続されたソース線と、
前記スイッチを制御する制御端子が接続されたワード線と、
前記電極が接続された制御線と、
を具備することを特徴とする記憶回路。

【請求項12】
 
請求項10記載の磁気抵抗素子と、
前記フリー層および前記ピン層のいずれか一方が接続されたビット線と、
前記フリー層および前記ピン層の他方と接続されたソース線と、
前記電極に接続されたワード線と、
を具備することを特徴とする記憶回路。

【請求項13】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記フリー層の磁化方向が前記ピン層の磁化方向と平行な平行状態から前記フリー層の磁化方向が前記ピン層の磁化方向と反対の反平行状態に前記フリー層の磁化方向を書き換えるときと、前記反平行状態から前記平行状態に前記フリー層の磁化方向を書き換えるときと、において、前記圧電体が前記磁歪層に同じ方向に圧力を加えるように前記圧電体に電圧を印加する電極と、
を備える磁気抵抗素子と、
いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
を具備することを特徴とする記憶回路。

【請求項14】
 
磁歪材料を含む磁歪層を備えたフリー層と、
第1強磁性体層を備えるピン層と、
前記ピン層と前記フリー層との間に設けられた薄膜と、
前記フリー層と前記ピン層との積層方向に交差する方向から前記磁歪層の少なくとも一部を囲むように設けられ、前記磁歪層に圧力を加える圧電体と、
前記フリー層に印加される電圧および前記ピン層に印加される電圧と異なる電圧を印加可能であって、前記圧電体が前記磁歪層に圧力を加えるように前記圧電体に電圧を印加する電極と、
を備える磁気抵抗素子と、
いずれか一方が前記フリー層および前記ピン層のいずれか一方に接続するソースおよびドレインと、
前記ソースおよび前記ドレインの間に設けられ、前記ソースから前記ドレインにキャリアが伝導するチャネルと、
前記交差する方向から前記チャネルの少なくとも一部を囲むゲートと、を備え、
前記ソース、前記チャネルおよび前記ドレインが前記積層方向に積層されたトランジスタと、
を具備し、
前記チャネルはピエゾ抵抗体であり、
前記ゲートは、前記キャリアの伝導方向に交差する方向から前記チャネルに圧力を加える圧電体を備えることを特徴とする記憶回路
IPC(International Patent Classification)
F-term
Drawing

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JP2017521945thum.jpg
State of application right Registered
Reference ( R and D project ) CREST Research of Innovative Material and Process for Creation of Next-generation Electronics Devices AREA
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