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アナログデジタル変換器 NEW

国内特許コード P180015212
整理番号 1703-14P060JP,(S2015-1988-N33)
掲載日 2018年8月2日
出願番号 特願2017-535324
国際出願番号 JP2016072724
国際公開番号 WO2017029984
国際出願日 平成28年8月3日(2016.8.3)
国際公開日 平成29年2月23日(2017.2.23)
優先権データ
  • 特願2015-162086 (2015.8.19) JP
発明者
  • 大畠 賢一
出願人
  • 国立大学法人 鹿児島大学
発明の名称 アナログデジタル変換器 NEW
発明の概要 トラックアンドホールド回路(11)によりサンプリングされたアナログ入力信号の入力電位と互いに異なる参照電位とを複数の比較器により比較してデジタル信号の上位側の所定のビット数の値を決定する並列型AD変換器(12)と、トラックアンドホールド回路によりサンプリングされたアナログ入力信号の入力電位を一定の速度で低下させていき、並列型AD変換器で決定した値に対応する参照電位と等しくなるまでの時間をデジタル値に変換してデジタル信号の残りの下位側の値を決定するシングルスロープ型AD変換器(13)とを組み合わせてAD変換を行うようにして、シングルスロープ型AD変換器のビット数を低減し、小面積及び低消費電力で、かつ高速なAD変換を可能にする。
従来技術、競合技術の概要 アナログ信号をデジタル信号に変換するアナログデジタル変換器(AD変換器)の1つにシングルスロープ型AD変換器がある(例えば、非特許文献1、2参照)。シングルスロープ型AD変換器は、小面積、低消費電力のAD変換器であるが、変換速度が遅いという欠点がある。このため、従来、シングルスロープ型AD変換器の用途は、イメージセンサ等に限られていた。

図9Aは、シングルスロープ型AD変換器の構成例を示す図であり、図9Bは、シングルスロープ型AD変換器の動作原理を示す図である。図9Aに示すシングルスロープ型AD変換器は、トラックアンドホールド(track and hold:TH)回路91、比較器92、ランプ回路(RAMP)93、及び時間-デジタル変換器(time to digital converter:TDC)94を有する。

トラックアンドホールド回路91は、クロック信号CKによってオン/オフ制御されアナログ入力信号VINを伝達するスイッチSW91と、スイッチSW91を介して伝達されたアナログ入力信号VINを保持する保持容量C91とを有する。比較器92は、入力電位Vsamと参照電位Vrefとを比較し、その比較結果に応じた信号S91を出力する。入力電位Vsamは、トラックアンドホールド回路91により入力及び保持されたアナログ入力信号VINに応じた電位であり、AD変換動作における比較期間にはランプ回路93によって一定の速度で低下していく。

ランプ回路93は、スイッチSW92と、スイッチSW92を介して入力電位Vsamの入力ノードに接続される電流源IS91とを有する。ランプ回路93は、AD変換処理の比較動作時に、スイッチSW92がオンとなって電流源IS91が入力電位Vsamの入力ノードに接続され、入力電位Vsamを一定の速度で低下させる。時間-デジタル変換器94は、比較器92から出力される信号S91により示される時間差をデジタル値に変換し、デジタル信号DOUTとして出力する。

図9Aに示したシングルスロープ型AD変換器は、図9Bに一例を示すように、クロック信号CKがハイレベルである時刻T91~T92にて、入力されるアナログ入力信号VINをトラックアンドホールド回路91によりサンプリングする。トラックアンドホールド回路91でアナログ入力信号VINをサンプリングした後、時刻T93からAD変換処理の比較動作を開始し、サンプリングされたアナログ入力信号VINに応じた入力電位Vsamをランプ回路93で一定の速度で低下させる。

AD変換処理の比較動作において、アナログ入力信号VINに応じた入力電位Vsamをランプ回路93により低下させ始めた時(比較動作の開始時)に比較器92から出力される信号S91は、入力電位Vsamが参照電位Vrefより高いのでハイレベルである(時刻T93)。その後、入力電位Vsamが低下していき、入力電位Vsamと参照電位Vrefが等しくなると、比較器92から出力される信号S91は、ローレベルとなる(時刻T94)。

入力電位Vsamをランプ回路93により低下させ始めてから、入力電位Vsamと参照電位Vrefが等しくなるまで、すなわち比較器92から出力される信号S91がハイレベルである時刻T93~T94の時間tsamを時間-デジタル変換器94でデジタル値に変換する。時間tsamは、AD変換処理の比較動作の開始時においてトラックアンドホールド回路91に保持されているアナログ入力信号VINに応じた電位Vsに比例するため、時間-デジタル変換器94の出力はアナログ入力信号VINのAD変換結果となる。

このようにして、時刻T91~T92においてサンプリングされたアナログ入力信号VINをAD変換して得られたデジタル値DOUT2がデジタル信号DOUTとして出力される。なお、デジタル値DOUT1は、1つ前にサンプリングされたアナログ入力信号VINのAD変換結果である。

図9Aに示したシングルスロープ型AD変換器において、時間-デジタル変換器94のビット数をn(出力値が0~(2n-1))とし時間分解能をΔtとすると、時間tsamの最大値tsam(max)は2nΔtと表せる。例えば、10ビットのデジタル信号に変換するシングルスロープ型AD変換器を作ることを考えると、時間分解能Δtが100psである場合、時間tsam(max)は102.4nsとなる。AD変換器における入力信号のサンプリング周期Tsは、トラック期間ttrと時間tsam(max)とを合わせた時間に略等しいので、AD変換器のサンプリング周波数は10MHz以下になってしまう。

このように、シングルスロープ型AD変換器は、構成部品が少なく回路面積や消費電力が小さいものの、変換時間が精度(ビット数)に対して指数関数的に増加するために高速化することが困難であった。
産業上の利用分野 本発明は、アナログデジタル変換器(AD変換器)に関する。
特許請求の範囲 【請求項1】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、
サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とするアナログデジタル変換器。

【請求項2】
前記シングルスロープ型アナログデジタル変換器は、前記アナログ入力信号に応じた前記入力電位を低下させ始めてから、前記並列型アナログデジタル変換器が有する前記複数の比較器の出力のうちの何れか1つの出力が遷移するまでの時間を、前記参照電位と等しくなるまでの時間とすることを特徴とする請求項1記載のアナログデジタル変換器。

【請求項3】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位を一定の速度で低下させるランプ回路と、
前記入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器と、
前記ランプ回路によって前記入力電位を低下させているときに、前記複数の比較器の出力のうちで最も早く遷移した出力を検出し、検出結果に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する検出回路と、
前記ランプ回路によって前記入力電位を低下させ始めてから、前記検出回路が前記最も早く遷移した出力を検出するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間-デジタル変換器とを有することを特徴とするアナログデジタル変換器。

【請求項4】
複数の前記参照電位のうちの第1の参照電位が入力される前記比較器に、前記第1の参照電位とは異なる、前記複数の参照電位のうちの第2の参照電位を、前記入力電位に変えて入力するためのスイッチと、
前記比較器に入力される前記第2の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間-デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項3記載のアナログデジタル変換器。

【請求項5】
前記検出回路は、
前記複数の比較器のうちの対応する前記比較器の出力が入力され、入力される前記比較器の出力が遷移したときに出力が遷移する複数の第1のフリップフロップと、
前記第1のフリップフロップの出力を用いて前記デジタル信号の上位側の値に係る論理演算を行う演算回路と、
前記複数の第1のフリップフロップの出力のうちの何れか1つの出力が遷移したときに前記演算回路の出力を取り込んで保持する複数の第2のフリップフロップとを有することを特徴とする請求項3記載のアナログデジタル変換器。

【請求項6】
複数の前記参照電位のうちの第1の参照電位が入力される前記比較器に、前記第1の参照電位とは異なる、前記複数の参照電位のうちの第2の参照電位を、前記入力電位に変えて入力するためのスイッチと、
前記比較器に入力される前記第2の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間-デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項5記載のアナログデジタル変換器。

【請求項7】
前記参照電位は、一定の電位差で高くなるように設定されていることを特徴とする請求項1~6の何れか1項に記載のアナログデジタル変換器。

【請求項8】
入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる第1の参照電位が入力され、前記入力電位と前記第1の参照電位とを比較する複数の第1の比較器と、
前記複数の第1の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定するエンコーダと、
決定された前記デジタル信号の上位側の値に対応する電位を前記入力電位から減じた残差成分を発生させる残差発生回路と、
前記残差成分及び第2の参照電位が入力され、前記残差成分と前記第2の参照電位とを比較する第2の比較器と、
前記第2の比較器に入力される前記残差成分を一定の速度で低下させるランプ回路と、
前記ランプ回路によって前記残差成分を低下させ始めてから、前記第2の比較器の出力が遷移するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間-デジタル変換器とを有することを特徴とするアナログデジタル変換器。

【請求項9】
前記第1の比較器は、クロック信号に同期して入力を取り込み比較する離散時間比較器であり、
前記第2の比較器は、入力の比較を常時行う連続時間比較器であることを特徴とする請求項8記載のアナログデジタル変換器。

【請求項10】
前記残差発生回路は、
前記エンコーダの出力をデジタルアナログ変換し、決定された前記デジタル信号の上位側の値に対応する電位を出力するデジタルアナログ変換器と、
前記入力電位から前記デジタルアナログ変換器が出力する電位を減算する減算器とを有することを特徴とする請求項9記載のアナログデジタル変換器。

【請求項11】
前記残差発生回路は、
前記アナログ入力信号及び前記エンコーダの出力が入力され、前記アナログ入力信号に応じた入力電位から前記デジタル信号の上位側の値に対応する電位を減じた残差成分を出力する容量型デジタルアナログ変換器であることを特徴とする請求項9記載のアナログデジタル変換器。
国際特許分類(IPC)
Fターム
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JP2017535324thum.jpg
出願権利状態 公開
※ 公開特許は弊社ホームページ内で開示資料とともに、特許公報も掲載しております。
アドレスは http://www.ktlo.co.jp/002_seeds_.html


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