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トンネル電界効果トランジスタ

国内特許コード P180015282
整理番号 K10103WO
掲載日 2018年9月21日
出願番号 特願2017-543415
出願日 平成28年9月27日(2016.9.27)
国際出願番号 JP2016078393
国際公開番号 WO2017057329
国際出願日 平成28年9月27日(2016.9.27)
国際公開日 平成29年4月6日(2017.4.6)
優先権データ
  • 特願2015-193196 (2015.9.30) JP
発明者
  • 福井 孝志
  • 冨岡 克広
出願人
  • 国立大学法人北海道大学
  • 国立研究開発法人科学技術振興機構
発明の名称 トンネル電界効果トランジスタ
発明の概要 本発明に係るトンネル電界効果トランジスタは、チャネルと、前記チャネルの一端に直接または間接的に接続されたソース電極と、前記チャネルの他端に直接または間接的に接続されたドレイン電極と、前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、を有する。
従来技術、競合技術の概要


半導体マイクロプロセッサおよび高集積回路は、金属-酸化膜-半導体(MOS)電界効果トランジスタ(FET)などの素子を半導体基板上に集積して製造される。一般的には、相補型MOSFET(CMOS)が集積回路の基本素子(スイッチ素子)となる。半導体基板の材料には、IV族半導体であるシリコンが主として使用される。CMOSを構成するトランジスタを小型化することで、半導体マイクロプロセッサおよび高集積回路の集積度および性能を向上させることができる。CMOSを小型化する際の課題の一つは、電力消費量の増大である。電力消費量の増大の主な原因としては、1つのマイクロチップに搭載可能なCMOSの数が増加すること、および短チャネル効果によるリーク電流が増大することの2つが挙げられる。これらのうち、リーク電流の増大は、供給電圧の増大をもたらすことになる。したがって、各CMOSについて、リーク電流を抑制し、駆動電圧を低減させる必要がある。



CMOSのスイッチ特性を示す指標として、サブスレッショルド係数(mV/桁)が用いられる。サブスレッショルド係数は、MOSFETをON状態にするための最低駆動電圧に相当する。従来のMOSFETのスイッチ特性は、電子および正孔(キャリア)の拡散現象に基づくものである。したがって、従来のMOSFETでは、サブスレッショルド係数の理論的な最小値は60mV/桁であり、これよりも小さなサブ閾値を示すスイッチ特性を実現することはできなかった。



この物理的な理論限界を超え、より小さなサブスレッショルド係数で動作するスイッチ素子として、トンネル電界効果トランジスタ(TFET)が報告されている。トンネル電界効果トランジスタは、短チャネル効果がなく、かつ高いON/OFF比を低電圧で実現できるため、次世代スイッチ素子の有力な候補と考えられている。近年、III-V族化合物半導体ナノワイヤを用いたトンネル電界効果トランジスタが報告されている(例えば、非特許文献1参照)。



非特許文献1には、p型シリコン(111)基板と、シリコン基板の(111)面上に基板面に対して法線方向に沿って配置されたInAsナノワイヤと、シリコン基板に接続されたソース電極と、InAsナノワイヤに接続されたドレイン電極と、シリコン基板とInAsナノワイヤとの界面に効果を及ぼしうる位置に配置されたゲート電極とを有するトンネル電界効果トランジスタが記載されている。このトンネル電界効果トランジスタは、小さなサブスレッショルド係数(60mV/桁以下)で動作可能であると報告されている。

産業上の利用分野


本発明は、トンネル電界効果トランジスタ(TFET)構造と高電子移動度トランジスタ(HEMT)構造とを含むトンネル電界効果トランジスタに関する。

特許請求の範囲 【請求項1】
チャネルと、
前記チャネルの一端に直接または間接的に接続されたソース電極と、
前記チャネルの他端に直接または間接的に接続されたドレイン電極と、
前記チャネルに電界を作用させて、前記チャネルの前記ソース電極側の接合部にトンネル現象を生じさせるとともに、同時に前記チャネルに二次元電子ガスを生じさせるゲート電極と、
を有する、トンネル電界効果トランジスタ。

【請求項2】
(111)面を有し、第1導電型にドープされたIV族半導体からなる基板と、
前記基板の(111)面を被覆した、開口部を有する絶縁膜と、
前記開口部内に露出した前記基板の(111)面および当該開口部の周囲の前記絶縁膜上に配置された、III-V族化合物半導体からなるコアマルチシェルナノワイヤと、
前記基板に接続された、前記ソース電極および前記ドレイン電極の一方と、
前記コアマルチシェルナノワイヤに接続された、前記ソース電極および前記ドレイン電極の他方と、
前記コアマルチシェルナノワイヤの側面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置された、前記コアマルチシェルナノワイヤの少なくとも一部に電界を作用させる前記ゲート電極と、
を有し、
前記コアマルチシェルナノワイヤは、
前記開口部内に露出した前記基板の(111)面に接続された第1領域と、前記第1領域に接続された、前記第1導電型と異なる第2導電型にドープされた第2領域とを含む、III-V族化合物半導体からなる、前記チャネルとしての中心ナノワイヤと、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体よりも大きいIII-V族化合物半導体からなる、前記中心ナノワイヤの側面を被覆するバリア層と、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体よりも大きく、かつ前記バリア層を構成するIII-V族化合物半導体よりも小さい、前記第2導電型のIII-V族化合物半導体からなる、前記バリア層を被覆する変調ドープ層と、
そのバンドギャップが前記中心ナノワイヤを構成するIII-V族化合物半導体のバンドギャップ以上であるIII-V族化合物半導体からなる、前記変調ドープ層を被覆するキャップ層と、
を有し、
前記第1領域は、真性半導体であるか、または前記第2領域の不純物密度よりも低く前記第2導電型にドープされており、
前記バリア層および前記キャップ層は、それぞれ、真性半導体であるか、または前記変調ドープ層の不純物密度よりも低く前記第2導電型にドープされており、
前記ソース電極およびドレイン電極の他方は、前記中心ナノワイヤの前記第2領域に接続されており、
前記ゲート電極は、前記基板の(111)面と前記中心ナノワイヤとの接合界面と、前記中心ナノワイヤの前記第1領域とに電界を作用させて、前記接合界面にトンネル現象を生じさせるとともに、同時に前記第1領域に二次元電子ガスを生じさせる、
請求項1に記載のトンネル電界効果トランジスタ。

【請求項3】
前記コアマルチシェルナノワイヤは、前記バリア層および前記変調ドープ層の間に配置されている、前記変調ドープ層を構成するIII-V族化合物半導体と同じ組成のIII-V族化合物半導体からなる第1スペーサー層と、前記変調ドープ層および前記キャップ層の間に配置されている、前記変調ドープ層および前記第1スペーサー層を構成するIII-V族化合物半導体と同じ組成のIII-V族化合物半導体からなる第2スペーサー層とをさらに有し、
前記第1スペーサー層および前記第2スペーサー層のバンドギャップは、前記中心ナノワイヤを構成するIII-V族化合物半導体のバンドギャップよりも大きく、かつ前記バリア層を構成するIII-V族化合物半導体のバンドギャップよりも小さい、
請求項2に記載のトンネル電界効果トランジスタ。

【請求項4】
前記変調ドープ層の不純物密度は、1017~1021cm-3の範囲内である、請求項2または請求項3に記載のトンネル電界効果トランジスタ。

【請求項5】
請求項1~4のいずれか一項に記載のトンネル電界効果トランジスタを含むスイッチ素子。
国際特許分類(IPC)
Fターム
画像

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JP2017543415thum.jpg
出願権利状態 公開
参考情報 (研究プロジェクト等) さきがけ エネルギー高効率利用と相界面 領域
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