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SEMICONDUCTOR DEVICE UPDATE_EN commons meetings

Patent code P180015341
File No. T2017-071
Posted date Oct 17, 2018
Application number P2018-051033
Publication number P2019-164462A
Date of filing Mar 19, 2018
Date of publication of application Sep 26, 2019
Inventor
  • (In Japanese)河原 尊之
  • (In Japanese)小野 涼斗
  • (In Japanese)染谷 健太
Applicant
  • (In Japanese)学校法人東京理科大学
Title SEMICONDUCTOR DEVICE UPDATE_EN commons meetings
Abstract PROBLEM TO BE SOLVED: To realize a high-speed and low-area circuit in which an Ising model element is configured by each block.
SOLUTION: A semiconductor device comprising an Ising model that calculates the state of each spin by using the interaction of all spins, includes a spin block for storing each spin state, an interaction block for storing the interaction of all spins as for each spin, a calculation block for calculating the state of each spin, and a control circuit for reading out the interaction of each spin and the state of each spin as for a calculation target spin, thereby causing the calculation block to calculate the state of the calculation target spin.
Outline of related art and contending technology (In Japanese)

昨今、人工知能(AI)を用いた技術において、ソフトウェア及びハードウェアの両面において開発及び実用化が進められている。

ハードウェア側でみると、末端の機器においてAIの処理機能の一部を担わせ、クラウド層と末端機器とが連携することで、処理効率や演算能力の向上を図る技術のニーズが高まっている。

例えば、AIの演算を実行するためのイジングモデル(詳細については後述)を構成する回路において、チップ全体に対して一組の作用アドレスデコーダを設け、構成単位であるスピンユニットを複雑化することなく、少ない乱数発生器でランダム性を供給し、装置の低コスト化及び大規模化を図る技術がある(例えば特許文献1)。

また、所望の係数の値域に対応した相互作用回路を実装するのと比較して、簡易なハードウェア構成で、擬似的に発生させた任意の係数を用いて演算を行う技術がある(例えば特許文献2)。

また、演算結果を変更することが可能な回路を設けることなどにより、回路規模の増加を抑制しながら、局所解に陥る可能性を低減することが可能な、イジングモデル用の半導体集積回路装置を提供する技術がある(例えば特許文献3)。

Field of industrial application (In Japanese)

本発明は半導体装置に係り、特に、イジングモデルを構成する半導体装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
各スピンの状態を、全スピン間の相互作用を用いて計算するイジングモデルを構成する半導体装置であって、
各スピンの状態を格納するスピンブロックと、
各スピンについての全スピンとの相互作用を格納する相互作用ブロックと、
スピン間の相互作用を用いて前記スピンの状態を計算する計算ブロックと、
計算対象となるスピンの各々についてのスピン間の相互作用及び前記スピンの状態を読み出して前記計算対象となるスピンの各々の状態を前記計算ブロックに計算させる制御回路と、
を含む半導体装置。

【請求項2】
 
前記計算ブロックは、複数のスピンの組み合わせを計算対象として同時に計算する請求項1記載の半導体装置。

【請求項3】
 
前記計算ブロックは、前記複数のスピンの組み合わせについて、着目するスピンと、他のスピンの各々との組み合わせとして計算対象として同時に計算し、計算された前記着目するスピンについて、前記他のスピンの各々とは異なるスピンの各々との組み合わせを計算対象として同時に計算する請求項2に記載の半導体装置。

【請求項4】
 
前記スピンブロックは、各スピンに対する、前記スピンの状態を格納する単位回路から構成され、
前記相互作用ブロックは、各スピンに対する、全スピンとの相互作用を格納する単位回路から構成され、
前記計算ブロックは、各スピンに対する、前記スピンの状態を計算する単位回路から構成され、
前記スピンブロック、前記相互作用ブロック、及び前記計算ブロックにおいて、同一のスピンに対する単位回路が対応するように配置されている請求項1~請求項3の何れか1項に記載の半導体装置。

【請求項5】
 
前記制御回路は、入力された前記スピンに対応する層の数に応じて、前記層に対応する前記スピンブロックのスピンの各々、及び前記層に対応する前記相互作用ブロックの相互作用の各々を稼動させる層として指定した論理回路を構成し、前記層に対応する前記スピンの状態を前記計算ブロックに計算させる請求項1~請求項4の何れか1項に記載の半導体装置。
IPC(International Patent Classification)
Drawing

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JP2018051033thum.jpg
State of application right Published
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