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SEMICONDUCTOR DEVICE meetings

Patent code P180015342
File No. T2018-049
Posted date Oct 17, 2018
Application number P2018-184043
Publication number P2020-052913A
Date of filing Sep 28, 2018
Date of publication of application Apr 2, 2020
Inventor
  • (In Japanese)河原 尊之
  • (In Japanese)飯村 凌馬
  • (In Japanese)北村 知士
Applicant
  • (In Japanese)学校法人東京理科大学
Title SEMICONDUCTOR DEVICE meetings
Abstract PROBLEM TO BE SOLVED: To reduce the element number of interaction and a layout area on a chip by using features when interaction factors of an Ising model are regarded as matrix.
SOLUTION: A semiconductor device comprises: a spin block storing each spin state; a half-life interaction block storing, for each spin, an interaction with other spins and satisfying the relation of i≥j or i≤j when represented in matrix i, j; a calculation block calculating the spin state and updating the spin state based on the spin state and the interaction; and a control circuit, for each of spins as calculation object, reading the spin state and interactions between the spins and causing the state of each of the spins as calculation object to be calculated and updated.
Outline of related art and contending technology (In Japanese)

昨今、人工知能(AI)を用いた技術において、ソフトウェア及びハードウェアの両面において開発及び実用化が進められている。

ハードウェア側でみると、末端の機器においてAIの処理機能の一部を担わせ、クラウド層と末端機器とが連携することで、処理効率や演算能力の向上を図る技術のニーズが高まっている。

例えば、AIの演算を実行するためのイジングモデル(詳細については後述)を構成する回路において、チップ全体に対して一組の作用アドレスデコーダを設け、構成単位であるスピンユニットを複雑化することなく、少ない乱数発生器でランダム性を供給し、装置の低コスト化及び大規模化を図る技術がある(例えば特許文献1)。

また、所望の係数の値域に対応した相互作用回路を実装するのと比較して、簡易なハードウェア構成で、擬似的に発生させた任意の係数を用いて演算を行う技術がある(例えば特許文献2)。

また、演算結果を変更することが可能な回路を設けることなどにより、回路規模の増加を抑制しながら、局所解に陥る可能性を低減することが可能な、イジングモデル用の半導体集積回路装置を提供する技術がある(例えば特許文献3)。

Field of industrial application (In Japanese)

本発明は半導体装置に係り、特に、イジングモデルを構成する半導体装置に関する。

Scope of claims (In Japanese)
【請求項1】
 
各スピンの状態を、全スピン間の相互作用を用いて計算するイジングモデルを構成する半導体装置であって、
各スピンの状態を格納するスピンブロックと、
各スピンについての他のスピンとの相互作用であって、行列i,jで表現した場合にi≧j又はi≦jとなる相互作用を格納する半減相互作用ブロックと、
前記スピンの状態と前記相互作用とに基づいて前記スピンの状態を計算し、前記スピンの状態を更新する計算ブロックと、
計算対象となるスピンの各々について、前記スピンの状態とスピン間の前記相互作用とを読み出して、前記計算対象となるスピンの各々の状態を計算させ更新させる制御回路と、
を有する半導体装置。

【請求項2】
 
矩形の前記半減相互作用ブロックには、前記行列i,jで表現される領域において、前記i≧jとなる相互作用を配置する場合にはi<jに相当する領域、又は前記i≦jとなる相互作用を配置する場合にはi>jに相当する領域を用いて、所定の順序で前記相互作用を格納する素子を配置する請求項1に記載の半導体装置。

【請求項3】
 
前記計算ブロックにおいて、スピンσi、外場hn、相互作用Jijとし、以下(1)式を用いたエネルギーEの計算において、各項ごとに対応する前記相互作用Jij、及び前記相互作用Jijのiとjを入れ替えた相互作用Jjiであって、前記i≧jにおけるi<j、又は前記i≦jにおけるi>jに相当する相互作用Jjiを用いて計算を行う請求項2に記載の半導体装置。
【数1】
 
(省略)・・・(1)

【請求項4】
 
前記半減相互作用ブロックに格納する前記i≧j又はi≦jの相互作用について、i=jの相互作用を省略する請求項1~3の何れか1項に記載の半導体装置。

【請求項5】
 
前記制御回路は、スピンの数n、及びスピンσiのiの番号に対して予め定められた選択条件に従って前記相互作用を選択して前記計算ブロックによる計算を行わせる請求項1~4の何れか1項に記載の半導体装置。
IPC(International Patent Classification)
Drawing

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JP2018184043thum.jpg
State of application right Published
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