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光論理回路 NEW

国内特許コード P180015639
整理番号 5568
掲載日 2018年11月22日
出願番号 特願2016-168953
公開番号 特開2018-036455
出願日 平成28年8月31日(2016.8.31)
公開日 平成30年3月8日(2018.3.8)
発明者
  • 新家 昭彦
  • 納富 雅也
  • 野崎 謙悟
  • 石原 亨
出願人
  • 日本電信電話株式会社
  • 国立大学法人京都大学
発明の名称 光論理回路 NEW
発明の概要 【課題】回路構成の簡素化と演算の高速化を両立させる。
【解決手段】光論理回路は、Nビット(Nは2以上の整数)の複数の入力信号X1,・・・,Xnの論理演算を行う際に、複数の入力信号X1,・・・,Xnに対する同一のビット同士の所定の論理関数の結果をビット毎に出力する論理回路2~4と、この論理回路2~4の出力を制御入力として、ビット毎の論理演算の結果、またはビット毎の論理演算に必要な、上位ビットへの伝搬信号を出力する論理回路5とを備える。論理回路5は、論理回路2~4の出力に応じて、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1のうちいずれか1つを出力する。
【選択図】 図7
従来技術、競合技術の概要


現在の電子演算回路は、その処理速度を向上させるため、そのチップサイズや素子サイズを極限まで小さくする工夫がなされている。その理由は、回路内の抵抗(R)とキャパシタンス(C)とが信号の伝搬を大きく律速しているため、演算速度を上げるにはチップサイズや素子サイズを小さくするしかないためである。そのため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア(multi-core)・メニーコア(many core)化などの工夫がなされているが、それらのコアを繋ぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。



一方、光通信などで用いられる光配線や光パスゲートは、その配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲートの消費エネルギーは飛躍的に改善され、そのエネルギーコスト[J/bit]は、CMOSゲートと光で同程度のレベルになりつつある。そのため、チップ内やチップ間の通信を光化する様々な研究がなされている。



しかしながら、従来の研究では、回路の演算時間を律速する演算経路(クリティカルパス)への配慮がなく、演算で生じる遅延を解決できていないという問題点があった。したがって、演算レベルで生じる遅延の問題を根本から解決するためには、チップ内やチップ間の光配線や光ゲートだけでなく、さらに粒度を細かくトランジスタレベルまで光化を進める必要がある。



ここで、光ゲートの電気制御ポート側から信号を入力する接続形態をカスケード接続、スイッチの光伝搬経路が連続的に接続されている形態をシリアル接続と定義する。例えばシリアル接続とカスケード接続が混在した光電融合型の回路を想定した場合、カスケード接続の部分が光と電気の境界となり、その境界において回路中を伝搬する光信号は一度電気に変換(OE(Optical-Electrical)変換)される必要がある。この変換は電気回路に律速されるため、OE変換が多用される回路は光を使うことのメリットが小さい。そのため、光と電気の境界、つまりカスケード接続の配置場所と数が回路構成の重要なポイントとなる。このような観点でこれまでに報告されている光回路を分類すると、以下の2つとなり、それぞれに一長一短がある。



従来の光回路のひとつの構成は図46(A)に示される、product-term型の回路である(非特許文献1参照)。product-term型の回路は、演算を2つのステージに分割し、それぞれを、pass/block型の光1×1スイッチで構成し、光を伝搬させることで演算を行う。つまりステージのそれぞれはシリアル接続で構成され、その間に1段のカスケード接続を導入することで、AND/OR論理に基づく演算を実現している。



第1ステージのANDゲート100は複数の光1×1スイッチ101,102で構成される。図46(A)の例では、3つの光1×1スイッチ101または102がシリアル接続された構成がn段設けられている。



光1×1スイッチ101は、電気制御入力が“1”であるときにオン状態となって入力経路からの光信号を通過させ(pass)、電気制御入力が“0”であるときにオフ状態となって光信号を遮断する(block)。光1×1スイッチ102は、電気制御入力が“1”であるときにオフ状態となって入力経路からの光信号を遮断し、電気制御入力が“0”であるときに光信号を通過させる。ANDゲート100の入力経路には光源103を配置して光を入力する。



一方、第2ステージのORゲート104は、n個の光1×1スイッチ102がシリアル接続された構成からなる。ORゲート104の入力経路には光源105を配置して光を入力する。そして、ANDゲート100とORゲート104との間には、ANDゲート100のn個の光出力を、ORゲート104の各光1×1スイッチ102の電気制御入力として与えるカスケード接続のためのOE変換器106が配置される。



図46(A)に示した構成により全ての演算が再現可能となる。また、第1ステージに振り分けられた演算(光1×1スイッチ101または102で構成される1本のライン)のそれぞれは並列処理が可能な状態となるため、演算時間が短縮される。つまり、product-term型の回路の演算時間は、第1ステージにおける最長の演算時間と、第1ステージと第2ステージとの間に配置されるカスケード接続部のOE変換器106のスイッチング時間と、第2ステージの演算時間との和となる。



ただし、product-term型の回路の各ステージで用いられる演算は、基本的にはそれぞれANDとORである。非特許文献1では、第1ステージをXORの利用まで拡張してはいるが、第2ステージはORに限定されている。そのため、各ステージのシリアル接続段数は多くなりがちで、光の伝搬時間が長くなるため、このようなケースにおいては演算が遅くなる。また、カスケード接続部において光信号を電気信号に変換し、その電気信号により第2ステージの光ゲートを制御するため、光を伝搬させるだけでは演算は完了しない。



従来の光回路の他の構成は図46(B)に示されるBDD(binary decision diagram)型の回路である(非特許文献2参照)。全ての演算は2分岐スイッチのツリー構造(LUT:Look up table)で表現することが可能で、このツリー構造のスイッチ数を少なく再構成したものがBDDである。LUTは2×1または2×2の光スイッチで再現が可能であり、BDDは複数分岐のスイッチを必要とする。



図46(B)の例では、BDD型の回路107は、pass/cross型2×2光スイッチ108をn段のツリー状に接続したものである。2×2光スイッチ108は、pass/cross型2×2光スイッチを2×1光スイッチとして使用し、電気制御入力が“1”であるときに、出力ポートとして使用する側の入力ポートからの光信号を選択し(pass)、電気制御入力が“0”であるときに、出力ポートとして使用する反対側の入力ポートからの光信号を選択する(cross)。BDD型の回路107の入力経路には光源109を配置して光を入力する。



BDD型の回路107の内部は全てシリアル接続で構成されるため、カスケード接続を前提とするProduct-term型とは形態が異なり、事前に電気的に制御された経路に光を伝搬させるだけで演算を完了することができる。つまり、回路107内の光の伝搬時間が演算時間となる。ただし、BDD型の回路107は光経路の交差や分岐を多数含むため、実現が困難な回路構成となってしまう。

産業上の利用分野


本発明は、論理演算を光回路、または光回路と電気回路の混合回路で行う光論理回路に関するものである。

特許請求の範囲 【請求項1】
Nビット(Nは2以上の整数)の複数の入力信号の論理演算を行う際に、前記複数の入力信号に対する同一のビット同士の所定の論理関数の結果をビット毎に出力する第1の論理回路と、
この第1の論理回路の出力を制御入力として、ビット毎の前記論理演算の結果、またはビット毎の論理演算に必要な、上位ビットへの伝搬信号を出力する第2の論理回路とを備え、
前記第2の論理回路は、前記第1の論理回路の出力に応じて、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1のうちいずれか1つを出力することを特徴とする光論理回路。

【請求項2】
請求項1記載の光論理回路において、
前記第1の論理回路が電気回路または光回路からなり、
前記第2の演算回路が光回路からなることを特徴とする光論理回路。

【請求項3】
請求項1または2記載の光論理回路において、
前記第1の論理回路と前記第2の論理回路はカスケード接続されており、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0と、値1と、前段の光ゲートの出力のうち少なくとも1つを信号入力とする複数の光ゲートを、複数段のツリー状に接続した構造を含むことを特徴とする光論理回路。

【請求項4】
請求項1または2記載の光論理回路において、
前記第1の論理回路と前記第2の論理回路はカスケード接続されており、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とする光論理回路。

【請求項5】
請求項1記載の光論理回路において、
前記第1の論理回路が電気回路または光回路からなり、
前記第2の論理回路が光回路からなる場合に、光信号の異なる位相に0,1の値を割り当てることを特徴とする光論理回路。

【請求項6】
請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうちいずれか1つを信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1乃至複数の位相変調器と、
前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号と、前段の1乃至複数の位相変調器の出力のうち2つを信号入力とする光ゲートとを含むことを特徴とする光論理回路。

【請求項7】
請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号を信号入力とし、この信号入力の位相の変調/無変調を前記論理関数の出力に応じて切り替える1つの位相変調器を含むことを特徴とする光論理回路。

【請求項8】
請求項5記載の光論理回路において、
前記第1の論理回路は、1乃至複数の前記論理関数の結果を出力するものであり、
前記第2の論理回路は、前記論理関数の出力を制御入力とし、下位ビットからの伝搬信号と、この伝搬信号の否定信号と、値0を表す位相の信号と、値1を表す位相の信号のうち少なくとも1つを信号入力とする1つの光ゲートを含むことを特徴とする光論理回路。
国際特許分類(IPC)
Fターム
  • 2K102BA08
  • 2K102BB04
  • 2K102BC04
  • 2K102BD01
  • 2K102DC07
  • 2K102DC08
  • 2K102EA21
  • 2K102EB20
画像

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出願権利状態 公開
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