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SiC半導体素子及びその製造方法 NEW

国内特許コード P180015658
整理番号 5408
掲載日 2018年11月22日
出願番号 特願2016-134310
公開番号 特開2018-006646
出願日 平成28年7月6日(2016.7.6)
公開日 平成30年1月11日(2018.1.11)
発明者
  • 木本 恒暢
  • 丹羽 弘樹
  • 須田 淳
出願人
  • 国立大学法人京都大学
発明の名称 SiC半導体素子及びその製造方法 NEW
発明の概要 【課題】オン電圧の低い、高耐圧・低損失の炭化珪素(SiC)半導体素子、及びその製造方法を提供する。
【解決手段】本発明のSiC半導体素子10は、第1導電型のSiC基板11の主面上に、PiNダイオードが形成された第1領域と、ショットキーバリアダイオードが形成された第2領域21とが並列して形成されており、SiC基板の主面上に、第1導電型のSiCからなる耐圧維持層12が形成され、第1領域20において、耐圧維持層12上に、第2導電型のSiCからなるエピタキシャル層13が選択的に形成され、かつ、エピタキシャル層上に、オーミック接合された第1電極14aが形成されており、第2領域21において、耐圧維持層12上に、ショットキー接合された第2電極14bが形成され、第1電極14a及び第2電極14bは電気的に導通している。
【選択図】図2
従来技術、競合技術の概要


SiCは、シリコン(Si)に比べて絶縁破壊電界強度が約10倍高い等の優れた特性を有しており、高耐圧パワー半導体素子に好適な材料として注目されている。



一般に、比較的低耐圧のパワー半導体素子は電界効果トランジスタ(FET)などのユニポーラデバイスが用いられる。一方、高耐圧パワー半導体素子は、少数キャリア注入によって、耐圧維持層の電気伝導度を向上させる効果(伝導度変調効果)を活用したバイポーラデバイスであるPiNダイオードやサイリスタ、絶縁ゲートバイポーラトランジスタ(IGBT)などを用いるのが一般的である。特に、電力インフラ、高速鉄道、医療用加速電源、産業用高圧電源などに用いられる電力変換器の高性能化、小型化のために、10kV超級の耐電圧を有するパワー素子の実現が期待されている。



非特許文献1には、200μm以上の厚さを有する高純度SiC成長層を活用し、空間変調された電界集中緩和構造を導入することによって、20kV超級の高耐圧を有するSiC PiNダイオードが開示されている。

産業上の利用分野


本発明は、高耐圧・低損失の炭化珪素(SiC)半導体素子、及びその製造方法に関する。

特許請求の範囲 【請求項1】
第1導電型のSiC基板の一方の主面上に、PiNダイオードが形成された第1領域と、ショットキーバリアダイオード(SBD)が形成された第2領域とが並列して形成されたSiC半導体素子であって、
前記SiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層が形成されており、
前記第1領域において、前記耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層が選択的に形成され、かつ、前記エピタキシャル層上に、オーミック接合された第1電極が形成されており、
前記第2領域において、前記耐圧維持層上に、ショットキー接合された第2電極が形成されており、
前記SiC基板の他方の主面上に、第3電極が形成されており、
前記第1電極及び前記第2電極は、電気的に導通している、SiC半導体素子。

【請求項2】
前記第1領域の幅をP、前記耐圧維持層の厚みをdとしたとき、P/d≧1を満たしている、請求項1に記載のSiC半導体素子。

【請求項3】
前記第1領域に並列する前記第2領域の幅をSとしたとき、P≧Sを満たしている、請求項2に記載のSiC半導体素子。

【請求項4】
前記第2領域は、平面視で、前記第1領域を取り囲んで形成されている、請求項1~3の何れかに記載のSiC半導体素子。

【請求項5】
前記第1領域と前記第2領域との境界に沿って、前記耐圧維持層の表面に、前記エピタキシャル層よりも低濃度の第2導電型の電界緩和領域が形成されている、請求項1に記載のSiC半導体素子。

【請求項6】
前記PiNダイオードは、メサ型構造をなしている、請求項1に記載のSiC半導体素子。

【請求項7】
前記第2領域において、前記耐圧維持層の表面に、複数個の第2導電型のバリア領域が成され、前記SBDは、接合障壁制御ショットキー構造をなしている、請求項1に記載のSiC半導体素子。

【請求項8】
請求項1~7の何れかに記載のSiC半導体素子の製造方法であって、
第1導電型のSiC基板の一方の主面上に、第1導電型のSiCからなる耐圧維持層をエピタキシャル成長で形成する工程(a)と、
前記耐圧維持層上に、第2導電型のSiCからなるエピタキシャル層をエピタキシャル成長で形成する工程(b)と、
前記エピタキシャル層の一部をエッチングにより選択的に除去して、前記耐圧維持層を露出する工程(c)と、
前記エピタキシャル層上にオーミック接合する第1電極を形成するとともに、露出した前記耐圧維持層上にショットキー接合する第2電極を形成する工程(d)と
を有する、SiC半導体素子の製造方法。

【請求項9】
前記工程(c)において、エッチングにより残存した前記エピタキシャル層は、メサ型構造をなしている、請求項8に記載のSiC半導体素子の製造方法。

【請求項10】
前記工程(c)の後、前記工程(d)の前に、残存した前記エピタキシャル層と、露出した前記耐圧維持層との境界に沿って、前記耐圧維持層の表面に、イオン注入により、前記エピタキシャル層よりも低濃度の第2導電型の電界緩和領域を形成する、請求項8または9に記載のSiC半導体素子の製造方法。
国際特許分類(IPC)
Fターム
画像

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JP2016134310thum.jpg
出願権利状態 公開
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