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光論理回路および加算器 NEW

国内特許コード P180015673
整理番号 5324
掲載日 2018年11月22日
出願番号 特願2016-039778
公開番号 特開2017-158041
出願日 平成28年3月2日(2016.3.2)
公開日 平成29年9月7日(2017.9.7)
発明者
  • 新家 昭彦
  • 納富 雅也
  • 野崎 謙悟
  • 石原 亨
  • 井上 弘士
出願人
  • 日本電信電話株式会社
  • 国立大学法人京都大学
発明の名称 光論理回路および加算器 NEW
発明の概要 【課題】演算レベルで生じる遅延の問題を解決する。
【解決手段】加算器は、複数ビットの信号XとYの加算の結果をビット毎に出力する光パスゲート31-7~31-9と、この光パスゲート31-7~31-9でのビット毎の加算に必要な桁上げ信号をビット毎に出力する光パスゲート31-1~31-3と、2×1光パスゲート31-1~31-3,31-7~31-9を制御する制御信号として信号X,Yの排他的論理和の結果をビット毎に出力するXORゲート34-1~34-3と、信号X,Yのビット毎の論理積の結果を2×1光パスゲート31-1~31-3に入力するANDゲート32-1~32-3とを備える。
【選択図】 図6
従来技術、競合技術の概要


現在の電子演算回路は、その処理速度を向上させるため、そのチップサイズや素子サイズを極限まで小さくする工夫がなされている。その理由は、回路内の抵抗(R)とキャパシタンス(C)とが信号の伝搬を大きく律速しているため、演算速度を上げるにはチップサイズや素子サイズを小さくするしかないためである。そのため、狭面積の論理ブロックやコアに素子を詰め込み、マルチコア(multi-core)・メニーコア(many core)化などの工夫がなされているが、それらのコアを繋ぐための配線が新たな「遅延」を生み、演算の高速化に限界が見えつつある。



一方、光通信などで用いられる光配線や光パスゲートは、その配線経路内のCやRに無依存で光信号を伝播させることができる。また、ナノフォトニクスの進展により、光ゲート(光パスゲート)の消費エネルギーは飛躍的に改善され、そのエネルギーコスト[J/bit]は、CMOSゲートと光で同程度のレベルになりつつある。そのため、チップ内やチップ間の通信を光化する様々な研究がなされている。



図13は1ビット当たりのスイッチングエネルギー(=エネルギーコスト[J/bit])を説明する図で、CMOSゲートでは配線(wire)を含めると10-15J/bit以下になると想定されている(非特許文献1参照)。一方で、ナノフォトニクスの光ゲートのエネルギーコストは10-15J/bit程度のものが実現されており、CMOSゲートと同程度のエネルギーコストになりつつある(非特許文献2参照)。また、ナノフォトニクスの光ゲートは短尺化の面でも有利である(非特許文献5、6参照)。



光パスゲートを組み合わせた構成における演算プロセスについて説明する。2×1の光パスゲートをツリー状に接続すると、図14のようなn桁の入力に対するルックアップテーブル(Look up table:LUT)を再現する回路を構成することができる(図15(A))。図14、図15(A)の例ではn=3の場合を表している。



図15(A)における11-1~11-7は光パスゲートである。各光パスゲート11-1~11-7は、ゲート入力が“1”であるときに一方の光経路(図15(A)の例では上側の光経路)を選択し、ゲート入力が“0”であるときに他方の光経路(下側の光経路)を選択する。この経路選択動作は、図3、図7、図8、図10、(図11は反対の経路を選択)で同じである。1段目の光パスゲート11-1~11-4はゲート入力Ciに応じて動作し、2段目の光パスゲート11-5,11-6はゲート入力Xiに応じて動作し、3段目の光パスゲート11-7はゲート入力Yiに応じて動作する。図15(B)は1つの光パスゲートの等価回路を示す図である。



図15(A)に示した論理ブロック10は、n桁の入力に対する全ての組み合わせに対して、“0”か“1”の光信号を出力するものであり、n桁の入力に対する全ての演算を実行するものである。このような構成における演算プロセスには、以下の3つの段階がある。



1つ目の段階は、答えの準備である。2×1の光パスゲートを用いてツリー構造を構成すると、n入力に対し、2^n個の答え (“0”あるいは“1”の1bit)を事前に準備することになる。電気回路ではこの答えをメモリに記憶させ、光回路の場合は“1”の答えのところに光源101を配置する。例えば図15(A)の論理ブロック10は、Ci+1の演算を行う回路となる。



2つ目の段階は、出力経路の構築である。n段のツリー構造において、同一段では同じスイッチ動作を、全ての段で同時に行う。これにより、経路の構築はスイッチの数に依存せず、1つのスイッチのスイッチング時間で完了する。



例えば図15(A)の例では、信号(Ci,Xi,Yi)=(1,1,0)が入力されたとき、1段目の光パスゲート11-1~11-4と2段目の光パスゲート11-5,11-6とが上側に切り替えられ、3段目の光パスゲート11-7が下側に切り替えられ、14で示される経路が構築される。このときの出力経路の等価回路を図16のように示すこととする。



3つ目の段階は、答えの出力である。構築された経路を通して、事前に準備された1ビットの信号を出力する。電気回路の場合、1段目、2段目の動作は非常に容易に実現できる。つまり、膨大なメモリスイッチを使い2^n個の答えを記憶し、10ps程度のスイッチング時間で経路を構築すればよい。



ただし、電気回路の場合、3段目のプロセスが非常に難しい。つまり、図16に示されるように、n個のトランジスタ12のC,Rが連なるため、経路の応答速度がn^2で劣化する。そのため、電気回路では、図16に示すような接続は、n<4~6でしか用いられない。



このような回路を光化、つまり、光パスゲートをCMOSゲートのように組み合わせ、論理ブロックを構成する手法にはいくつかの提案がある(特許文献1、非特許文献3、非特許文献4参照)。

産業上の利用分野


本発明は、論理演算を光回路、または光回路と電気回路の混合回路で行う光論理回路と、光論理回路の1例である加算器に関するものである。

特許請求の範囲 【請求項1】
複数ビットの信号Xと複数ビットの信号Yとの所望の論理演算の結果をビット毎に出力する第1の演算手段と、
この第1の演算手段でのビット毎の論理演算に必要な、上位ビットへの伝搬信号をビット毎に出力する第2の演算手段と、
前記信号X,Yに基づいて前記第1、第2の演算手段を制御する制御信号をビット毎に出力する第3の演算手段とを備え、
前記第2の演算手段は、ビット毎の構成がそれぞれ1つの光パスゲートからなり、各光パスゲートが直列に接続され、前記第3の演算手段で演算されたビット毎の制御信号が対応するビットの光パスゲートに入力されることを特徴とする光論理回路。

【請求項2】
請求項1記載の光論理回路において、
前記光パスゲートは、ナノフォトニクスの光ゲートであることを特徴とする光論理回路。

【請求項3】
請求項1または2記載の光論理回路において、
前記第1、第2、第3の演算手段の全てが光回路からなることを特徴とする光論理回路。

【請求項4】
請求項1または2記載の光論理回路において、
前記第1の演算手段は電気回路からなり、
前記第2、第3の演算手段は光回路からなることを特徴とする光論理回路。

【請求項5】
請求項1乃至4のいずれか1項に記載の光論理回路において、
前記論理演算は、信号Xと信号Yの加算であることを特徴とする光論理回路。

【請求項6】
複数ビットの信号Xと複数ビットの信号Yとの加算の結果をビット毎に出力する第1の演算手段と、
この第1の演算手段でのビット毎の加算に必要な、上位ビットへの伝搬信号である桁上げ信号をビット毎に出力する第2の演算手段と、
前記第1、第2の演算手段を制御する制御信号として前記信号X,Yの排他的論理和の結果をビット毎に出力するXORゲートと、
前記信号X,Yのビット毎の論理積の結果を前記第2の演算手段に入力するANDゲートとを備え、
前記第1、第2の演算手段は、ビット毎の構成がそれぞれ1つの光パスゲートからなり、前記第2の演算手段を構成する各光パスゲートが直列に接続され、前記XORゲートで演算されたビット毎の制御信号が対応するビットの光パスゲートに入力されることを特徴とする加算器。

【請求項7】
請求項6記載の加算器において、
前記第1の演算手段を構成する各光パスゲートは、前記XORゲートで演算されたビット毎の制御信号に応じて桁上げ信号またはその反転信号のいずれかを出力し、
前記第2の演算手段を構成する各光パスゲートは、前記XORゲートで演算されたビット毎の制御信号に応じて桁上げ信号または前記ANDゲートの出力信号のいずれかを出力することを特徴とする加算器。
国際特許分類(IPC)
画像

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JP2016039778thum.jpg
出願権利状態 公開
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