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SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME

Patent code P180015686
File No. 5208
Posted date Nov 22, 2018
Application number P2016-009104
Publication number P2017-130556A
Date of filing Jan 20, 2016
Date of publication of application Jul 27, 2017
Inventor
  • (In Japanese)石原 亨
  • (In Japanese)塩見 準
Applicant
  • (In Japanese)国立大学法人京都大学
Title SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
Abstract PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same that are capable of reducing a circuit area.
SOLUTION: A standard cell is a latch circuit comprising: an inverter; an inversion circuit for inverting a clock signal; a transmission gate controlled by the clock signal and the inverted clock signal that is inverted by the inversion circuit; and a clocked inverter controlled by the clock signal and the inverted clock signal. A data input terminal is connected with an input of the transmission gate. A data output terminal, an input of the inverter, and an output of the clocked inverter are connected with an output of the transmission gate. An output of the inverter is connected with an input of the clocked inverter.
Outline of related art and contending technology (In Japanese)

近年、半導体装置の設計には、スタンダードセルによる設計方法が広く使用されている。スタンダードセルは矩形状をなし、高さ(縦方向の寸法)は制約として予め定められているが、幅(横方向の寸法)は自由度があり、様々な論理回路を構成可能としている。スタンダードセルにおいては、基本ゲート回路又は使用頻度が高い論理回路などを構成することができ、多種のスタンダードセルをライブラリとして準備することができる。準備された複数のスタンダードセルを要求仕様等に応じて配置することにより、半導体チップ上で論理演算装置を半自動で設計することができ、半導体チップの設計効率が格段に向上するという利点がある。

また、従来、半導体メモリ装置は、アナログ回路を多用して構成されてきたが、駆動電圧を下げるとノイズ又は半導体素子の特性のばらつきにより誤動作する可能性が高くなる。このような問題を解決するため、最近では、半導体メモリ装置にスタンダードセルが使用されつつある(非特許文献1参照)。

このような、従来の半導体メモリ装置に使用されるスタンダードセルには、例えば、1ビットのデータを記憶するラッチ回路(ラッチセル)、ラッチ回路を2個接続したフリップフロップ回路(フリップフロップセル)、多数のラッチ回路で構成されたメモリアレイ部からデータを読み出す読出回路に使用されるマルチプレクサ回路(マルチプレクサセル)など種々のものがある。

Field of industrial application (In Japanese)

本発明は、複数のスタンダードセルを有する半導体装置及び該半導体装置の製造方法に関する。

Scope of claims (In Japanese)
【請求項1】
 
クロック信号により制御される複数のスタンダードセルを有する半導体装置において、
前記スタンダードセルは、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を備え、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続してあることを特徴とする半導体装置。

【請求項2】
 
前記スタンダードセルは、
前記インバータ、前記トランスミッションゲート及び前記クロックドインバータそれぞれを所定数備え、
各トランスミッションゲートの入力それぞれに個別のデータ入力端子を接続し、
各トランスミッションゲートの出力それぞれに個別のデータ出力端子、各インバータの入力及び各クロックドインバータの出力を接続し、
各インバータの出力を各クロックドインバータの入力に接続したことを特徴とする請求項1に記載の半導体装置。

【請求項3】
 
複数の前記スタンダードセルで構成されるメモリアレイ回路を備えることを特徴とする請求項1又は請求項2に記載の半導体装置。

【請求項4】
 
複数のアンド・オア・インバータ複合ゲートを有するメモリ読出回路を備え、
前記データ出力端子に前記アンド・オア・インバータ複合ゲートの一の入力を接続したことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体装置。

【請求項5】
 
前記スタンダードセルは、
複数の配線層を有し、
前記データ入力端子及びデータ出力端子、又は前記クロック信号が供給されるクロック信号端子のいずれか一方に、前記スタンダードセル内の配線に用いられる第1配線より上層の第2配線を接続したことを特徴とする請求項1から請求項4までのいずれか1項に記載の半導体装置。

【請求項6】
 
前記データ入力端子及びデータ出力端子、又は前記クロック信号端子の他方に、前記第2配線より上層の第3配線を接続したことを特徴とする請求項5に記載の半導体装置。

【請求項7】
 
クロック信号により制御される複数のスタンダードセルを有する半導体装置の製造方法において、
前記スタンダードセルに、
インバータと、
前記クロック信号を反転させる反転回路と、
前記クロック信号及び前記反転回路で反転した反転クロック信号により制御されるトランスミッションゲートと、
前記クロック信号及び反転クロック信号により制御されるクロックドインバータと
を配置し、
前記トランスミッションゲートの入力にデータ入力端子を接続し、
前記トランスミッションゲートの出力にデータ出力端子、前記インバータの入力及び前記クロックドインバータの出力を接続し、
前記インバータの出力を前記クロックドインバータの入力に接続することを特徴とする半導体装置の製造方法。
IPC(International Patent Classification)
F-term
Drawing

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JP2016009104thum.jpg
State of application right Published
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