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電子回路 NEW

国内特許コード P190015825
整理番号 J1013-04WO
掲載日 2019年1月24日
出願番号 特願2017-509877
出願日 平成28年3月24日(2016.3.24)
国際出願番号 JP2016059453
国際公開番号 WO2016158691
国際出願日 平成28年3月24日(2016.3.24)
国際公開日 平成28年10月6日(2016.10.6)
優先権データ
  • 特願2015-075481 (2015.4.1) JP
発明者
  • 菅原 聡
  • 山本 修一郎
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 電子回路 NEW
発明の概要 電源電圧が供給される正電源と負電源との間に接続され、第1モードと第2モードとが切り替わるインバータ回路である第1インバータおよび第2インバータがループ状に接続された双安定回路と、前記インバータ回路に、前記インバータ回路を前記第1モードとする第1信号と、前記インバータ回路を前記第2モードとする第2信号と、を出力する制御回路20と、前記インバータ回路が前記第1モードのとき前記電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路30と、を具備し、前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、および/または、前記第1モードは前記第2モードより伝達特性が急峻であるモードである電子回路。
従来技術、競合技術の概要


CMOS(Complementary Metal Oxide Semiconductor)集積回路等の集積回路の消費電力を削減する技術として、例えばパワーゲーティング(PG)技術がある。パワーゲーティング技術においては、電源遮断時の情報の保持が課題となる。このような情報の保持のため、記憶回路に不揮発性メモリ等の不揮発性回路を用いることが検討されている(特許文献1)。また、集積回路の消費電力を低減するため、低電圧駆動技術が検討されている。

産業上の利用分野


本発明は、電子回路に関し、例えばインバータ回路を有する電子回路に関する。

特許請求の範囲 【請求項1】
電源電圧が供給される正電源と負電源との間に接続され、第1モードと第2モードとが切り替わるインバータ回路である第1インバータおよび第2インバータがループ状に接続された双安定回路と、
前記インバータ回路に、前記インバータ回路を前記第1モードとする第1信号と、前記インバータ回路を前記第2モードとする第2信号と、を出力する制御回路と、
前記インバータ回路が前記第1モードのとき前記電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備し、
前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、および/または、前記第1モードは前記第2モードより伝達特性が急峻であるモードであることを特徴とする電子回路。

【請求項2】
前記双安定回路は、前記第1モードにおいてデータを保持しデータの書き込みおよび読み出しが行なわれず、前記第2モードにおいてデータの書き込みおよび読み出しが行なわれることを特徴とする請求項1記載の電子回路。

【請求項3】
前記電源供給回路は、前記制御回路が前記第1信号を出力した後に、前記第2電圧を前記第1電圧に切り替え、前記制御回路が前記第2信号を出力する前に、前記第1電圧を前記第2電圧に切り替えることを特徴とする請求項1または2記載の電子回路。

【請求項4】
前記インバータ回路は、前記第1モード、前記第2モード、および第3モードに切り替わり、
前記第3モードは、前記第1モードより小さい前記ヒステリシスを有し、および/または、前記第2モードより伝達特性が急峻であり、
前記制御回路は、前記インバータ回路に、前記インバータ回路を前記第3モードとする第3信号を出力し、
前記電源供給回路は、前記インバータ回路が前記第3モードのとき前記電源電圧として前記第2電圧より低い第3電圧を供給することを特徴とする請求項1から3のいずれか一項記載の電子回路。

【請求項5】
前記第1インバータおよび前記第2インバータにより形成されるループ内にクロック信号に同期しオンおよびオフするスイッチと、
前記第1インバータおよび前記第2インバータが前記第1モードのとき前記スイッチに前記クロック信号を供給せず、前記第1インバータおよび前記第2インバータが前記第2モードのとき前記スイッチに前記クロック信号を供給するクロック供給回路と、
を具備することを特徴とする請求項1から4のいずれか一項記載の電子回路。

【請求項6】
前記インバータ回路は、
前記正電源と前記負電源にそれぞれソースが接続され、少なくとも一方が複数直列に接続された第1PチャネルFETおよび第1NチャネルFETと、
前記第1PチャネルFETのゲートおよび前記第1NチャネルFETのゲートが共通に接続された入力ノードと、
前記第1PチャネルFETの1つのドレインおよび前記第1NチャネルFETの1つのドレインが共通に接続された出力ノードと、
前記第1PチャネルFETおよび前記第1NチャネルFETのうち複数直列に接続された少なくとも一方の複数の第1FET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記第1信号および前記第2信号が入力する制御ノードに接続され、前記第1PチャネルFETおよび前記第1NチャネルFETのうち複数直列に接続された少なくとも一方の導電型と同じ導電型の第2PチャネルFETおよび第2NチャネルFETの少なくとも一方の第2FETと、
を備えることを特徴とする請求項1から5のいずれか一項記載の電子回路。

【請求項7】
前記制御回路は、
前記第1信号として、前記第2PチャネルFETの制御ノードにローレベルを出力し、および/または、前記第2NチャネルFETの制御ノードにハイレベルを出力し、
前記第2信号として、前記第2PチャネルFETの制御ノードにハイレベルを出力し、および/または、前記第2NチャネルFETの制御ノードにローレベルを出力することを特徴とする請求項6記載の電子回路。

【請求項8】
前記第1PチャネルFETおよび前記第1NチャネルFETは、いずれも直列に複数接続され、
前記第2FETは、前記第2PチャネルFETおよび前記第2NチャネルFETを含み、
前記制御回路は、前記第1信号として、前記第2PチャネルFETの制御ノードにローレベルを出力し、かつ前記第2NチャネルFETの制御ノードにハイレベルを出力し、前記第2信号として、前記第2PチャネルFETの制御ノードにハイレベルを出力し、かつ前記第2NチャネルFETの制御ノードにローレベルを出力することを特徴とする請求項6記載の電子回路。

【請求項9】
前記電源供給回路は、前記正電源および前記負電源の少なくとも一方と前記インバータ回路との間に接続されたMOSFETを含むことを特徴とする請求項1から8のいずれか一項記載の電子回路。

【請求項10】
電源電圧が供給される正電源と負電源にそれぞれソースが接続され、少なくとも一方が複数直列に接続された第1PチャネルFETおよび第1NチャネルFETと、
前記第1PチャネルFETのゲートおよび前記第1NチャネルFETのゲートが共通に接続された入力ノードと、
前記第1PチャネルFETの1つのドレインおよび前記第1NチャネルFETの1つのドレインが共通に接続された出力ノードと、
前記第1PチャネルFETおよび前記第1NチャネルFETのうち複数直列に接続された少なくとも一方の複数の第1FET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続され、前記第1PチャネルFETおよび前記第1NチャネルFETのうち複数直列に接続された少なくとも一方の導電型と同じ導電型の第2PチャネルFETおよび第2NチャネルFETの少なくとも一方の第2FETと、
を備えるインバータ回路と、
前記第2FETの制御ノードに、前記インバータ回路を第1モードとする第1信号と、前記インバータ回路を第2モードとする第2信号と、を出力する制御回路と、を具備し、
前記制御回路は、
前記第1信号として、前記第2PチャネルFETの制御ノードにローレベルを出力し、および/または、前記第2NチャネルFETの制御ノードにハイレベルを出力し、前記第2信号として、前記第2PチャネルFETの制御ノードにハイレベルを出力し、および/または、前記第2NチャネルFETの制御ノードにローレベルを出力し、
前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、および/または、前記第1モードは前記第2モードより伝達特性が急峻であるモードであることを特徴とする電子回路。

【請求項11】
前記第1PチャネルFETおよび前記第1NチャネルFETは、いずれも直列に複数接続され、
前記第2FETは、前記第2PチャネルFETおよび前記第2NチャネルFETを含み、
前記制御回路は、前記第1信号として、前記第2PチャネルFETの制御ノードにローレベルを出力し、かつ前記第2NチャネルFETの制御ノードにハイレベルを出力し、前記第2信号として、前記第2PチャネルFETの制御ノードにハイレベルを出力し、かつ前記第2NチャネルFETの制御ノードにローレベルを出力することを特徴とする請求項10記載の電子回路。

【請求項12】
前記インバータ回路が前記第1モードのとき前記電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路を具備することを特徴とする請求項10または11記載の電子回路。

【請求項13】
前記インバータ回路を有する論理回路を具備することを特徴とする請求項12記載の電子回路。

【請求項14】
電源電圧が供給される正電源と負電源との間に接続され、ループを形成する第1インバータおよび第2インバータと、前記ループ内にクロック信号に同期しオンおよびオフするスイッチと、を備える双安定回路と、
前記スイッチに前記クロック信号を供給するクロック供給回路と、
前記クロック供給回路が前記クロック信号を供給しないとき前記電源電圧として第1電圧を供給し、前記クロック供給回路が前記クロック信号を供給するとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備することを特徴とする電子回路。
国際特許分類(IPC)
Fターム
画像

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出願権利状態 公開
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