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電子回路 新技術説明会

国内特許コード P190015825
整理番号 J1013-04WO
掲載日 2019年1月24日
出願番号 特願2017-509877
登録番号 特許第6553713号
出願日 平成28年3月24日(2016.3.24)
登録日 令和元年7月12日(2019.7.12)
国際出願番号 JP2016059453
国際公開番号 WO2016158691
国際出願日 平成28年3月24日(2016.3.24)
国際公開日 平成28年10月6日(2016.10.6)
優先権データ
  • 特願2015-075481 (2015.4.1) JP
発明者
  • 菅原 聡
  • 山本 修一郎
出願人
  • 国立研究開発法人科学技術振興機構
発明の名称 電子回路 新技術説明会
発明の概要 電源電圧が供給される正電源と負電源との間に接続され、第1モードと第2モードとが切り替わるインバータ回路である第1インバータおよび第2インバータがループ状に接続された双安定回路と、前記インバータ回路に、前記インバータ回路を前記第1モードとする第1信号と、前記インバータ回路を前記第2モードとする第2信号と、を出力する制御回路20と、前記インバータ回路が前記第1モードのとき前記電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路30と、を具備し、前記第1モードは伝達特性にヒステリシスを有するモードであり前記第2モードは伝達特性にヒステリシスがないモードである、および/または、前記第1モードは前記第2モードより伝達特性が急峻であるモードである電子回路。
従来技術、競合技術の概要

CMOS(Complementary Metal Oxide Semiconductor)集積回路等の集積回路の消費電力を削減する技術として、例えばパワーゲーティング(PG)技術がある。パワーゲーティング技術においては、電源遮断時の情報の保持が課題となる。このような情報の保持のため、記憶回路に不揮発性メモリ等の不揮発性回路を用いることが検討されている(特許文献1)。また、集積回路の消費電力を低減するため、低電圧駆動技術が検討されている。

産業上の利用分野

本発明は、電子回路に関し、例えばインバータ回路を有する電子回路に関する。

特許請求の範囲 【請求項1】
各々、第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わる第1インバータ回路および第2インバータ回路を備え、前記第1インバータ回路の出力ノードが前記第2インバータ回路の入力ノードに接続され前記第2インバータ回路の出力ノードが前記第1インバータ回路の入力ノードに接続されるようにループ状に接続された双安定回路と、
前記第1インバータ回路および前記第2インバータ回路を前記第1モードとする第1信号として、第1制御ノードに第1レベルを出力しかつ第2制御ノードに前記第1レベルより高い第2レベルを出力し、前記第1インバータ回路および前記第2インバータ回路を前記第2モードとする第2信号として、前記第1制御ノードに第3レベルを出力し、かつ前記第2制御ノードに前記第3レベルより低い第4レベルを出力する制御回路と、
前記第1インバータ回路および前記第2インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧の差である電源電圧として第1電圧を供給し、前記第1インバータ回路および前記第2インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備
前記第1インバータ回路および前記第2インバータ回路は、
ソースが前記第1電源にドレインが出力ノードに接続されるように前記第1電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1PチャネルFETと、
ソースが前記第2電源にドレインが前記出力ノードに接続されるように前記第2電源と前記出力ノードとの間に前記互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1NチャネルFETと、
前記複数の第1PチャネルFET間に設けられた第1中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記第1制御ノードに接続された第2PチャネルFETと、
前記複数の第1NチャネルFET間に設けられた第2中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記第2制御ノードに接続された第2NチャネルFETと、
を備えることを特徴とする電子回路。

【請求項2】
各々、第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わる第1インバータ回路および第2インバータ回路を備え、前記第1インバータ回路の出力ノードが前記第2インバータ回路の入力ノードに接続され前記第2インバータ回路の出力ノードが前記第1インバータ回路の入力ノードに接続されるようにループ状に接続された双安定回路と、
前記第1インバータ回路および前記第2インバータ回路を前記第1モードとする第1信号として、制御ノードに第1レベルを出力し、前記第1インバータ回路および前記第2インバータ回路を前記第2モードとする第2信号として、前記制御ノードに前記第1レベルより低い第2レベルを出力する制御回路と、
前記第1インバータ回路および前記第2インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧の差である電源電圧として第1電圧を供給し、前記第1インバータ回路および前記第2インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備し、
前記第1インバータ回路および前記第2インバータ回路は、
ソースが前記第1電源にドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1PチャネルFETと、
ソースが前記第2電源にドレインが前記出力ノードに接続されるように前記第2電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1NチャネルFETと、
前記複数の第1NチャネルFET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記制御ノードに接続された第2NチャネルFETと、
を備えることを特徴とする電子回路。

【請求項3】
各々、第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わる第1インバータ回路および第2インバータ回路を備え、前記第1インバータ回路の出力ノードが前記第2インバータ回路の入力ノードに接続され前記第2インバータ回路の出力ノードが前記第1インバータ回路の入力ノードに接続されるようにループ状に接続された双安定回路と、
前記第1インバータ回路および前記第2インバータ回路を前記第1モードとする第1信号として、制御ノードに第1レベルを出力し、前記第1インバータ回路および前記第2インバータ回路を前記第2モードとする第2信号として、前記制御ノードに前記第1レベルより高い第2レベルを出力する制御回路と、
前記第1インバータ回路および前記第2インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧の差である電源電圧として第1電圧を供給し、前記第1インバータ回路および前記第2インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備し、
前記第1インバータ回路および前記第2インバータ回路は、
ソースが前記第1電源にドレインが出力ノードに接続されるように前記第1電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1PチャネルFETと、
ソースが前記第2電源にドレインが前記出力ノードに接続され、ゲートが入力ノードに接続された第1NチャネルFETと、
前記複数の第1PチャネルFET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が前記制御ノードに接続された第2PチャネルFETと、
を備えることを特徴とする電子回路。

【請求項4】
前記双安定回路は、前記第1モードにおいてデータを保持しデータの書き込みおよび読み出しが行なわれず、前記第2モードにおいてデータの書き込みおよび読み出しが行なわれることを特徴とする請求項1から3のいずれか一項記載の電子回路。

【請求項5】
前記電源供給回路は、前記制御回路が前記第1信号を出力した後に、前記第2電圧を前記第1電圧に切り替え、前記制御回路が前記第2信号を出力する前に、前記第1電圧を前記第2電圧に切り替えることを特徴とする請求項1から4のいずれか一項記載の電子回路。

【請求項6】
前記第1インバータ回路および第2インバータ回路は、前記第1モード、前記第2モード、および第3モードに切り替わり、
前記第3モードは、前記第1モードより小さい前記ヒステリシスを有し
前記制御回路は、前記第1インバータ回路および第2インバータ回路に、前記第1インバータ回路および第2インバータ回路を前記第3モードとする第3信号を出力し、
前記電源供給回路は、前記第1インバータ回路および第2インバータ回路が前記第3モードのとき前記電源電圧として前記第2電圧より低い第3電圧を供給することを特徴とする請求項1からのいずれか一項記載の電子回路。

【請求項7】
前記第1インバータ回路および前記第2インバータ回路により形成されるループ内にクロック信号に同期しオンおよびオフするスイッチと、
前記第1インバータ回路および前記第2インバータ回路が前記第1モードのとき前記スイッチに前記クロック信号を供給せず、前記第1インバータ回路および前記第2インバータ回路が前記第2モードのとき前記スイッチに前記クロック信号を供給するクロック供給回路と、
を具備することを特徴とする請求項1からのいずれか一項記載の電子回路。

【請求項8】
前記電源供給回路は、前記第1電源および前記第2電源の少なくとも一方と前記第1インバータ回路および前記第2インバータ回路との間に接続されたMOSFETを含むことを特徴とする請求項1からのいずれか一項記載の電子回路。

【請求項9】
第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わり、
ソースが前記第1電源にドレインが出力ノードに接続されるように前記第1電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1PチャネルFETと、
ソースが前記第2電源にドレインが出力ノードに接続されるように前記第2電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に前記入力ノードに接続された複数の第1NチャネルFETと、
前記複数の第1PチャネルFET間に設けられた第1中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が第1制御ノードに接続された第2PチャネルFETと、
前記複数の第1NチャネルFET間に設けられた第2中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が第2制御ノードに接続された第2NチャネルFETと、
を備えるインバータ回路と、
前記インバータ回路を前記第1モードとする第1信号として、前記第1制御ノードに第1レベルを出力しかつ前記第2制御ノードに前記第1レベルより高い第2レベルを出力し、前記インバータ回路を前記第2モードとする第2信号として、前記第1制御ノードに第3レベルを出力し、かつ前記第2制御ノードに前記第3レベルより低い第4レベルを出力する制御回路と、
前記インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧との差である電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備することを特徴とする電子回路。

【請求項10】
第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わり、
ソースが前記第1電源にドレインが出力ノードに接続され、ゲートが入力ノードに接続された第1PチャネルFETと、
ソースが前記第2電源にドレインが前記出力ノードに接続されるように前記第2電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に前記入力ノードに接続された複数の第1NチャネルFETと、
前記複数の第1NチャネルFET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第2NチャネルFETと、
を備えるインバータ回路と、
前記インバータ回路を前記第1モードとする第1信号として、前記制御ノードに第1レベルを出力し、前記インバータ回路を前記第2モードとする第2信号として、前記制御ノードに前記第1レベルより低い第2レベルを出力する制御回路と、
前記インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧との差である電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備することを特徴とする電子回路。

【請求項11】
第1電源電圧が供給される第1電源と前記第1電源電圧より低い第2電源電圧が供給される第2電源との間に接続され、伝達特性にヒステリシスを有する第1モードと伝達特性にヒステリシスがない第2モードとが切り替わり、
ソースが前記第1電源にドレインが出力ノードに接続されるように前記第1電源と前記出力ノードとの間に互いに直列に接続され、ゲートが共通に入力ノードに接続された複数の第1PチャネルFETと、
ソースが前記第2電源にドレインが前記出力ノードに接続され、ゲートが前記入力ノードに接続された複数の第1NチャネルFETと、
前記複数の第1PチャネルFET間に設けられた中間ノードにソースおよびドレインの一方が接続され、ゲートが前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御ノードに接続された第2PチャネルFETと、
を備えるインバータ回路と、
前記インバータ回路を前記第1モードとする第1信号として、前記制御ノードに第1レベルを出力し、前記インバータ回路を前記第2モードとする第2信号として、前記制御ノードに前記第1レベルより高い第2レベルを出力する制御回路と、
前記インバータ回路が前記第1モードのとき前記第1電源電圧と前記第2電源電圧との差である電源電圧として第1電圧を供給し、前記インバータ回路が前記第2モードのとき前記電源電圧として前記第1電圧より高い第2電圧を供給する電源供給回路と、
を具備することを特徴とする電子回路。

【請求項12】
前記インバータ回路を有する論理回路を具備することを特徴とする請求項9から11のいずれか一項記載の電子回路。
国際特許分類(IPC)
Fターム
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出願権利状態 登録
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