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(In Japanese)電圧・時間変換器及びアナログ・デジタル変換器

Patent code P190016081
File No. (S2018-0031-N0)
Posted date May 27, 2019
Application number P2018-159235
Publication number P2019-071604A
Date of filing Aug 28, 2018
Date of publication of application May 9, 2019
Priority data
  • P2017-197050 (Oct 10, 2017) JP
Inventor
  • (In Japanese)大畠 賢一
Applicant
  • (In Japanese)国立大学法人鹿児島大学
Title (In Japanese)電圧・時間変換器及びアナログ・デジタル変換器
Abstract (In Japanese)
【課題】
 良好な線形性を得ることができる電圧・時間変換器を提供する。また、変換精度を上げても消費電力の増加、動作速度の低下を抑制することができるアナログ・デジタル変換器を提供する。
【解決手段】
 電圧・時間変換器1Aは、差動電圧信号(Vinp,Vinn)を時間出力に変換する。変換回路20は、差動電圧信号(Vinp,Vinn)をゲート電圧として入力し、差動電圧信号(Vinp,Vinn)の大きさに応じた時間出力を示すタイミング信号(START,STOP)に線形変換する第1のMOS差動回路を備える。歪み補正回路30は、差動電圧信号(Vinp,Vinn)からタイミング信号(START,STOP)への線形変換が線形性を保つように、第1のMOS差動回路から出力されタイミング信号(START,STOP)に対応する一対の電流を補正する。
【選択図】
 図1
Outline of related art and contending technology (In Japanese)

CMOS(Complementary Metal Oxide Semiconductor)の微細化に伴い、デジタル回路の性能向上はめざましく、小面積化、高速化、低電力化が進んでいる。アナログ回路においても、微細化による遮断周波数の向上により、ミリ波やテラHz領域で動作可能なLSI(Large-Scale Integration)が登場している。しかしながら、その反面、真性利得の低下、素子ばらつきの増大、電源電圧低下に伴うSN比の劣化など、微細化の負の側面も顕在化しており、これを解決する様々な技術が検討されている。

その中で最近、信号を時間領域で表現して処理する時間領域アナログ技術が注目を集めている。時間領域で信号を表現すれば、電源電圧に制限されない信号表現が可能となり、デジタル回路中心の回路構成が可能となるため、微細化の恩恵を享受しやすい。

こうした背景の下、時間領域アナログ技術を用いたアナログ・デジタル変換器(Analog-to-Digital Converter;ADC)の研究も盛んに行われている。例えば非特許文献1では、電圧・時間変換器(Voltage-to-Time Converter;VTC)と時間・デジタル変換器(Time-to-Digital Converter;TDC)を組み合わせたアナログ・デジタル変換器が報告されている。このアナログ・デジタル変換器では、入力した差動電圧信号が、電圧・時間変換器で時間出力に変換された後、時間・デジタル変換器において時間出力がデジタル信号へ変換される。

時間・デジタル変換器としては高速化に適した並列型が採用されており、並列型の時間・デジタル変換器では、5GHzの高速動作が170fJ/conv.-stepという低エネルギーで実現されている。また、従来の電圧領域のアナログ・デジタル変換器と時間領域のアナログ・デジタル変換器を組み合わせる試みも報告されている(非特許文献2参照)。この組み合わせでは、逐次変換型(Successive Approximations Register;SAR)アナログ・デジタル変換器で粗い変換が行われた後に、入力した差動電圧信号と粗い変換結果との残差信号が、時間領域のアナログ・デジタル変換器でデジタル信号に変換される。これにより、動作速度は250kHzと低速ではあるが、2.02fJ/conv.-stepという極低エネルギー動作を可能とするアナログ・デジタル変換器が実現されている。

Field of industrial application (In Japanese)

本発明は、電圧・時間変換器及びアナログ・デジタル変換器に関する。

Scope of claims (In Japanese)
【請求項1】
 
差動電圧信号をゲート電圧として入力し、該差動電圧信号の大きさに応じた時間出力を示す一対のパルス電圧信号に変換する第1のMOS差動回路を備える変換回路と、
前記変換回路における前記差動電圧信号から前記一対のパルス電圧信号への変換が線形性を保つように、前記一対のパルス電圧信号に対応する電流として前記第1のMOS差動回路から出力される一対の電流を補正する補正回路と、
を備える電圧・時間変換器。

【請求項2】
 
前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記一対のパルス電圧信号に含まれる前記差動電圧信号の高次成分を除去する第2のMOS差動回路を備える歪み補正回路である、
請求項1に記載の電圧・時間変換器。

【請求項3】
 
前記第1のMOS差動回路と前記第2のMOS差動回路とで、入力する前記差動電圧信号の極性が逆であり、
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、前記第2のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βcとの関係が、
βc=(3-2√2)β
を満たす、
請求項2に記載の電圧・時間変換器。

【請求項4】
 
前記第2のMOS差動回路に入力する2つのゲート電圧を一定の電圧とし、
前記第1のMOS差動回路において前記差動電圧信号を入力するCMOSの利得係数βと、
前記第2のMOS差動回路において前記2つのゲート電圧を入力するCMOSの利得係数βcとの関係が、
βc=β
を満たし、
前記第1のMOS差動回路に入力される前記差動電圧信号のコモンレベルVcomと、
前記第2のMOS差動回路に入力される前記2つのゲート電圧のコモンレベルVcとの関係が、
Vcom=Vc
を満たす、
請求項2に記載の電圧・時間変換器。

【請求項5】
 
前記第2のMOS差動回路へ入力される前記2つのゲート電圧の正側電圧と負側電圧との間に、前記一対のパルス電圧信号に含まれるオフセット成分を打ち消すオフセットを与える、
請求項4に記載の電圧・時間変換器。

【請求項6】
 
前記変換回路は、
前記第1のMOS差動回路に一対の抵抗を挿入することにより、前記差動電圧信号に比例して増加する前記一対の電流を出力し、
前記補正回路は、
前記一対の電流にそれぞれ補正電流を加えることにより、前記差動電圧信号と前記一対のパルス電圧信号に対応する電流との伝達関数を、理想的な伝達関数に折れ線近似する、
請求項1に記載の電圧・時間変換器。

【請求項7】
 
前記補正回路は、
前記差動電圧信号をゲート電圧として入力し、一対の抵抗が挿入され、前記差動電圧信号に比例して増加する前記補正電流を出力する少なくとも1つの第3のMOS差動回路を備える、
請求項6に記載の電圧・時間変換器。

【請求項8】
 
前記補正回路は、
一定の電圧をゲート電圧として入力し、一定の電流を前記補正電流として出力する第4のMOS差動回路を備える、
請求項6に記載の電圧・時間変換器。

【請求項9】
 
ゲート電圧を入力する一対のCMOSのソース端子が分離されて、各々のソース端子にクロック信号により制御される別のCMOSが接続されている、
請求項1から8のいずれか一項に記載の電圧・時間変換器。

【請求項10】
 
入力した差動電圧信号を、n(nは自然数)ビットのデジタル信号のうちの上位m(mはnより少ない自然数)ビットの上位デジタル信号に変換する上位AD変換器と、
前記差動電圧信号と、前記上位AD変換器から出力された上位デジタル信号とに基づいて、前記差動電圧信号の残差信号を発生させる残差発生回路と、
前記残差信号を、nビットのデジタル信号のうちの下位n-mビットの下位デジタル信号に変換する下位AD変換器と、
前記上位デジタル信号と、前記下位デジタル信号とを合成して、nビットのデジタル信号として出力する合成器と、
を備え、
前記上位AD変換器及び前記下位AD変換器の少なくとも一方が、請求項1から9のいずれか一項に記載の電圧・時間変換器を備えている、
アナログ・デジタル変換器。
IPC(International Patent Classification)
F-term
Drawing

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JP2018159235thum.jpg
State of application right Published
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