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(In Japanese)半導体積層膜の製造方法、および半導体積層膜

Patent code P190016147
File No. (S2016-0877-N0)
Posted date Jun 24, 2019
Application number P2018-527637
Date of filing Jul 12, 2017
International application number JP2017025436
International publication number WO2018012546
Date of international filing Jul 12, 2017
Date of international publication Jan 18, 2018
Priority data
  • P2016-140117 (Jul 15, 2016) JP
Inventor
  • (In Japanese)須田 良幸
  • (In Japanese)塚本 貴広
  • (In Japanese)本橋 叡
  • (In Japanese)出蔵 恭平
  • (In Japanese)大久保 克己
  • (In Japanese)八木 拓馬
  • (In Japanese)笠松 章史
  • (In Japanese)広瀬 信光
  • (In Japanese)松井 敏明
Applicant
  • (In Japanese)国立大学法人東京農工大学
  • (In Japanese)国立研究開発法人情報通信研究機構
Title (In Japanese)半導体積層膜の製造方法、および半導体積層膜
Abstract (In Japanese)本発明に係る半導体積層膜の製造方法は、シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、スパッタ法において、半導体層の成膜温度は、500℃未満であり、かつ、半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、または、半導体層の成膜温度は、600℃未満であり、かつ、半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、スパッタガスにおける水素ガスの体積比は、0.1%未満であり、半導体層の厚さをt(nm)とし、半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、t≦0.881×x-4.79の関係を満たす。
Outline of related art and contending technology (In Japanese)

次世代のSi系超高速デバイスとして、通信用の高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)、ドープチャネル電界効果トランジスタ(Doped-Channel Field-Effect Transistor:DCFET)、共鳴トンネルダイオード(Resonant Tunnel Diode:RTD)、ヘテロバイポーラトランジスタ(Hetero-Bipolar Transistor:HBT)、歪チャネル金属-酸化物-半導体電界効果トランジスタ(Metal-Oxide-Semiconductor Field-Effect Transistor:MOSFET)などがある.これらのデバイスにおいて、特に、正孔キャリア型のHEMT(p-HEMTまたはHHMT)、正孔キャリア型のDCFET(p-DCFET)、正孔トンネル型のRTD(p-RTD)およびヘテロバイポーラトランジスタ(HBT)、正孔キャリア型の歪SiGeチャネルを有するMOSFET(歪SiGeチャネルp-MOSFET)およびチャネル埋め込み型のMOSFET(埋め込みチャネルp-MOSFET)は、シリコン(Si)基板と、Siにほぼ整合した圧縮歪を有するシリコンゲルマニウム(SiGe)層と、のヘテロ構造を用いている。

圧縮歪を有するSiGeは、圧縮歪SiGeを歪の無いSiで挟む(Si/圧縮歪SiGe/Si)ことで、バンド幅が変化して価電子帯に正孔に対するポテンシャルの井戸を形成して高速化のための構造を実現したり、圧縮歪SiGe層をチャネルとして用いることにより通過する正孔の移動度(速度)を向上させたりすることができるため、デバイスの高速化を実現することができる。特に、SiGe層中のGe組成(原子数)比を高くしてSiGe層の圧縮歪を大きくすることで、ポテンシャルの井戸が深くなり、また、移動度が大きくなって、より高速なデバイスを実現することが可能となる。

例えば非特許文献1(Journal of Applied Physics,Vol.95,No.12,15 June 2004,p.7681-7689)には、CVD(Chemical Vapor Deposition)法により、Si基板上にSiGe層を形成することが記載されている。また、例えば特許文献1(特開2008-21674号公報)には、スパッタガスとして水素を含有する混合ガスを用いて、スパッタ法により、Si基板上にSiGe層を形成することが記載されている。

Field of industrial application (In Japanese)

本発明は、半導体積層膜の製造方法、および半導体積層膜に関する。

Scope of claims (In Japanese)
【請求項1】
 
シリコン基板上に、スパッタ法によって、シリコンおよびゲルマニウムを含む半導体層を形成する工程を含み、
前記スパッタ法において、
前記半導体層の成膜温度は、500℃未満であり、かつ、前記半導体層の成膜圧力は、1mTorr以上11mTorr以下であり、
または、
前記半導体層の成膜温度は、600℃未満であり、かつ、前記半導体層の成膜圧力は、2mTorr以上5mTorr未満であり、
スパッタガスにおける水素ガスの体積比は、0.1%未満であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす、半導体積層膜の製造方法。

【請求項2】
 
請求項1において、
前記スパッタガスにおける前記水素ガスの体積比は、0.0001%以下である、半導体積層膜の製造方法。

【請求項3】
 
請求項1または2において、
前記半導体層の成膜温度は、350℃以上550℃以下である、半導体積層膜の製造方法。

【請求項4】
 
請求項3項において、
前記半導体層は、導電性を付与する不純物を含む半導体層である。半導体積層膜の製造方法。

【請求項5】
 
請求項1ないし4のいずれか1項において、
前記半導体層の成膜圧力は、2mTorr以上4mTorr以下である、半導体積層膜の製造方法。

【請求項6】
 
請求項1ないし5のいずれか1項において、
前記半導体層は、前記シリコン基板に格子整合する、半導体積層膜の製造方法。

【請求項7】
 
請求項1ないし6のいずれか1項において、
前記半導体層の表面粗さRmsは、1nm以下である、半導体積層膜の製造方法。

【請求項8】
 
請求項1ないし7のいずれか1項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜の製造方法。

【請求項9】
 
シリコン基板と、
前記シリコン基板上に設けられ、シリコンおよびゲルマニウムを含む半導体層と、
を含み、
前記半導体層の表面粗さRmsは、1nm以下であり、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t≦0.881×x-4.79
の関係を満たす、半導体積層膜。

【請求項10】
 
請求項9において、
前記半導体層は、前記シリコン基板に格子整合し、
前記半導体層の厚さをt(nm)とし、前記半導体層におけるシリコンの原子数とゲルマニウムの原子数との和に対するゲルマニウムの原子数の比をxとすると、
t<0.881×x-4.79
の関係を満たす、半導体積層膜。

【請求項11】
 
請求項9または10において、
前記半導体層の表面粗さRmsは、0.5nm以下である、半導体積層膜。

【請求項12】
 
請求項9ないし11のいずれか1項において、
前記半導体層は、シリコンおよびゲルマニウムからなる、半導体積層膜。
IPC(International Patent Classification)
F-term
Drawing

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JP2018527637thum.jpg
State of application right Published
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