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SINGLE ELECTRON TRANSISTOR, MANUFACTURING METHOD THEREOF, AND INTEGRATED CIRCUIT

Patent code P190016305
File No. 08412
Posted date Aug 23, 2019
Application number P2015-146869
Publication number P2017-028153A
Patent number P6570115
Date of filing Jul 24, 2015
Date of publication of application Feb 2, 2017
Date of registration Aug 16, 2019
Inventor
  • (In Japanese)森 貴洋
  • (In Japanese)森山 悟士
  • (In Japanese)大野 圭司
Applicant
  • (In Japanese)国立研究開発法人産業技術総合研究所
  • (In Japanese)国立研究開発法人物質・材料研究機構
  • (In Japanese)国立研究開発法人理化学研究所
Title SINGLE ELECTRON TRANSISTOR, MANUFACTURING METHOD THEREOF, AND INTEGRATED CIRCUIT
Abstract PROBLEM TO BE SOLVED: To provide a single electron transistor which can be easily manufactured and which can operate single electron at room temperature.
SOLUTION: The single electron transistor 10 includes a source portion 12 and a drain portion 13 disposed apart from the source portion 12, a quantum dot forming semiconductor portion 11 containing quantum dot forming impurities d forming quantum dots in the region, in which a tunnel junction is formed between each of the source portion 12 and the drain portion 13 and at the boundary with the source portion 12 and the boundary with the drain portion 13, and a gate portion in which a gate electrode 15 is disposed on at least the quantum dot forming semiconductor portion 11 via the gate insulating film 14. The single electron transistor has a structure of a tunnel field effect transistor in which the quantum dot forming semiconductor portion 11 is used as a channel portion. The gate length which is the shortest distance between the source portion 12 and the drain portion 13 is at most 100 nm.
Outline of related art and contending technology (In Japanese)

近年、従来のCMOS論理回路に基づくコンピュータに代わる次世代のコンピュータとして、量子コンピュータが注目されている。前記量子コンピュータは、その並列計算能力により、従来型のコンピュータでは実現できない計算性能が期待されている。

前記量子コンピュータは、量子ビットを基本素子とする。現在実用化されている前記量子ビットとしては、超伝導型量子ビットを用いたものが挙げられるが、前記超伝導型量子ビットは、超伝導現象を利用するため、極低温下でしか動作できない問題がある。
また、半導体で作製する単電子トランジスタ中の前記量子ビットを用いることが試みられている(例えば、非特許文献1参照)。前記単電子トランジスタによれば、前記超伝導量子ビットに比べ高い集積度を実現でき、また、前記超伝導型量子ビットに比べ高温での動作が可能である。

図1に一般的な単電子トランジスタの等価回路の例を示す。本例において前記単電子トランジスタは、ドレイン電圧VDが印加された状態で、静電容量CR,CLの2つのトンネル障壁の間に配された量子ドット(単電子島とも呼ばれる)が静電容量CGのゲート電極のゲート電圧VGを変化させることで単電子動作する。
即ち、前記量子ドット内に存在するN個(Nは整数)の電子は、静電容量CR,CL,CGの総和が小さいときに、前記量子ドットと前記トンネル障壁との間でトンネルが禁止され電流の流れないクーロンブロッケード状態となるが、ゲート電圧VGを変化させると、前記ゲート電極と前記量子ドットとの容量的な結合により、前記量子ドットにおけるエネルギー準位が変化し、ソースから図中左側の前記トンネル障壁を介して前記量子ドット内に1つの電子のトンネルが許容され、前記量子ドット内に存在する電子がN+1個となる。この単電子は、前記量子ドット内から右側の前記トンネル障壁をそのままトンネルしてドレインに移動する(図2(a),(b)参照)。これにより、前記単電子トランジスタでは、前記量子ドット内の電子数がN個とN+1個の状態をとることができ、一旦、ソースからトンネル移動してN+1個となった前記量子ドット内の電子がドレインにトンネル移動して再びN個となることで電流を流すことができ、また、再度電流が流れない前記クーロンブロッケード状態をとることで単電子の移動に基づくオンオフ動作が可能となる。このオンオフ動作は、ソース・ドレイン間の電流の振動(クーロンピーク)により確認することができる。なお、図2(a)は、前記クーロンブロッケード状態における前記エネルギー準位を示す図であり、図2(b)は、前記トンネルが許容される状態における前記エネルギー準位を示す図である。前記エネルギー準位の間隔は、ΔECで一定である。

前記単電子トランジスタとしては、前記量子ドットを微細化することで、より高温側での動作を期待することができ、室温動作に向けて、例えば、微細加工により前記量子ドットを微細化する方法(特許文献1,2,非特許文献2参照)が提案されている。
しかしながら、現在の微細加工技術を用いた場合、前記量子ドットを5nm程度の大きさで作製可能であるが、このような微細加工技術を用いても室温動作を可能とする単電子トランジスタを実現することができていないのが現状である。
また、前記量子ドットをナノ粒子を用いて形成して微細化する方法(特許文献3,4参照)も提案されているが、前記ナノ粒子のサイズのばらつきを回避できないため、均一な素子の生産に難がある。

一方、前記微細加工技術によらない別の方法として、シリコン中の不純物やMOSトランジスタのチャネル中に存在する不純物を前記量子ドットとして用いる方法(非特許文献3、4参照)が提案されている。これらの提案によれば、原子サイズの前記不純物が前記量子ドットとしての役割を果たすため、極めて微小な量子ドットを作製することができる。
しかしながら、シリコンMOSトランジスタのチャネル中に存在する前記不純物を前記量子ドットとして利用する場合でも、前記シリコンMOSトランジスタ中に発生する熱拡散電流を動作原理に用いるため、温度上昇とともに前記熱拡散電流の量がトンネル電流を上回り、前記トンネル電流が前記熱拡散電流に埋もれ、その結果、室温環境下では、前記単電子トランジスタとして機能させることができなくなる問題がある。

こうした状況にあるため、室温動作可能な単電子トランジスタとしては、ナノ材料を用いて特殊な加工を行って形成されたものなど、数例に限られており、容易に製造を行うことができない問題がある。

Field of industrial application (In Japanese)

本発明は、室温動作が可能な単電子トランジスタ及びその製造方法並びに前記単電子トランジスタを有する集積回路に関する。

Scope of claims (In Japanese)
【請求項1】
 
ソース部及び前記ソース部と離間して配されるドレイン部と、
前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、領域中に量子ドットを形成する量子ドット形成不純物が含まれる量子ドット形成半導体部と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極が配されるゲート部と、で形成され、
前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有し、
前記ソース部及び前記ドレイン部間の最短距離であるゲート長が大きくとも100nm未満であり、
前記量子ドット形成半導体部が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で形成されることを特徴とする単電子トランジスタ。

【請求項2】
 
ゲート長が小さくとも5nm以上である請求項1に記載の単電子トランジスタ。

【請求項3】
 
半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項1から2のいずれかに記載の単電子トランジスタ。

【請求項4】
 
半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がAl及びNである請求項3に記載の単電子トランジスタ。

【請求項5】
 
ソース部と量子ドット形成半導体部との境界及びドレイン部と前記量子ドット形成半導体部との境界のいずれかの境界に形成されるトンネル接合がPN接合で形成される請求項1から4のいずれかに記載の単電子トランジスタ。

【請求項6】
 
トンネル接合がショットキー接合で形成される請求項1から4のいずれかに記載の単電子トランジスタ。

【請求項7】
 
ソース部を形成するソース部形成工程と、
前記ソース部と離間してドレイン部を形成するドレイン部形成工程と、
前記ソース部及び前記ドレイン部の間に、量子ドットを形成する量子ドット形成不純物を含む量子ドット形成半導体部を形成する量子ドット形成半導体部形成工程と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極を配したゲート部を形成するゲート部形成工程と、を含み、
前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも100nm未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程であり、
前記量子ドット形成半導体部形成工程が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で前記量子ドット形成半導体部を形成する工程であることを特徴とする単電子トランジスタの製造方法。

【請求項8】
 
請求項1から6のいずれかに記載の単電子トランジスタを有することを特徴とする集積回路。
IPC(International Patent Classification)
F-term
Drawing

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JP2015146869thum.jpg
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